보안과제( ), 일반과제(○) 13-971-04-002
방송통신기술개발사업
지연시간 최소화를 위한 고속 데이터 광 전송용 ADC/DAC 개발
(Development of High-speed Data Optical Transmission ADC/DAC for Minimization of Time Delay)
2014. 04. 30.
(주)알윈
미 래 창 조 과 학 부
제 출 문
미래창조과학부 장관 귀하
이 보고서를 "지연시간 최소화를 위한 고속 데이터 광 전송용 ADC/DAC 개발" 과
제의 보고서로 제출합니다.
2014. 04.
주관연구기관 : (주)알윈
총괄 책임자 : 조규완
기술개발사업 연차보고서 초록
과제번호 13-971-04-002
과제명 지연시간 최소화를 위한 고속 데이터 광 전송용 ADC/DAC 개발 키워드 직접 변환/아날로그디지털 변환기/디지털아날로그 변환기/광전송
/지연시간
개발목표 및 내용 1. 단계목표
o Direct ADC(Analog to Digital 변환기)의 개발 - 고속 포락선 검출기 개발
- Slice limiting 개발 - 제어보드 개발 2. 개발내용 및 결과
o Direct ADC(Analog to Digital 변환기)의 개발 완료
- 지연시간 : ADC의 지연시간 측정은 Digital Scope로 입력단의 아날로그 동기점을 기준으로 하여 최종 ADC된 Digital 신호의 동기점을 비교 측정하여 ADC의 지연 시간을 측정 하였음
- 사용된 Digital Scope는 4채널 500MHz Test Range를 갖는 장비임 - EVM : EVM측정은 2차년도 DAC 개발 후 측정 예정
- 소모 전력 : 소모 전력은 5V 200mA정도 소모됨 - 전송 대역 : 2차년도 DAC 개발 후 측정 예정 - SNR 측정 : 2차년도 DAC 개발 후 측정 예정
- UTP Cable 전송 : 2차년도 DAC 개발 후 측정 예정 3. 기대효과(기술적 및 경제적 효과)
o 고속 데이터 전송용으로 제품의 차별화를 이루어 LTE용 전송장치로 제품의 성능을 부각시키고, 가격대비 성능의 경쟁력과 시스템구성의 편리성을 부각시킬 수 있음 o ADC/DAC를 단일 부품으로 양산하고 이를 이용해 인빌딩 광 전송 장치와 UTP 전 송 장치를 양산함
o 국내 이동통신 3사에 LTE용 ADC/DAC 전송 장치를 소개하고 해외 중국 중계기 제조업체에 부품 제공 및 시험을 통한 판로를 확보함
4. 적용분야
o 광 및 UTP 전송 기반의 통신망과 LTE, LTE-A급 중계기의 아날로그 디지털 신호변환
기술개발사업 주요 연구성과
사업명 방송통신기술개발사업
과제명 지연시간 최소화를 위한 고속 데이터 광 전송용 ADC/DAC 개발
주관기관명 (주)알윈 설립일
주소 (430-850)경기 안양 만안구 안양7동 192-21,찬재빌딩401 대표자(기관장) 조 규 완 연락처 031-442-7563
총괄책임자 조 규 완 FAX 031-441-4627
총개발기간 2013. 07. 01. ~ 2015. 06. 30.
총사업비(백만원) 400 정부출연금 300 민간부담금 100 참여기관(책임자)
성과지표 세부지표 성 과 비 고
사업화 성과
매출액
개발제품 개발후 현재까지 0억원 향후 3년간 매출 20억원 관련제품 개발후 현재까지 0억원
향후 3년간 매출 0억원
시장 점유율
개발제품
개발후 현재까지 국내 : 0%
국외 : 0%
향후 3년간 매출 국내 : 100%
국외 : 0%
국내시장 독점공급
관련제품
개발후 현재까지 국내 : 0%
국외 : 0%
향후 3년간 매출 국내 : 0%
국외 : 0%
세계시장 경쟁력 순위
현재 제품 세계시장 경쟁력 순위 위 3년 후 제품 세계 시장경쟁력 순위 위
기술적 성과
특허
국내 출원 1 건 5월중 예정
등록 1 건 5월중 예정
국외 출원 건
등록 건
논문발표 국내 2 건 6월중 예정
국외 건
표준화 국내 건 (기고/채택/반영)
국외 건 (기고/채택/반영)
프로그램 건
파급효과
고용효과 개발 전 명
개발 후 20 명
선진국 대비 기술수준 %
국산화율 100%
기타 표준 제개정, 기술이전 및 수상실적 등
□ 구체적인 연구 성과
1. 지식재산권
1) 종류 : 01-특허, 02-실용신안, 03-디자인, 04-상표, 99-기타
2) 해외출원 여부 : 1-국내 출원, 2-PCT 해외 출원, 3-일반 해외 출원 2. 논문 게재/발표 실적
1) 논문구분 : 01-국외전문학술지, 02-국외학술대회발표논문집, 03-국내전문학술지, 04-국내학술대회발표논문집, 05-국외기타논문집, 06-국내기타논문집
3. 표준화 실적
1) 구분 : 기고, 채택, 반영
4. 기술이전(기술료) 실적
5. 인증/포상 실적 등 (국내 및 국외)
번호 구분 명칭 일시 국명 수여기관명 발생차수
차년도 차년도 차년도 차년도
1)
종류
2)
해외
출원
국내 / 국외
출원 (등 록 )국
출원 (등록) 구분
출원 (등록)
번호 발명명칭 출원 (등록)
기관 출원 (등록)일
01 1 1 5월중 출원
및 등록 예정
1)
논문
구분 학술지명 논문명 저자명 SCI
구분 출판일 학술대회명 학술대회 개최국
학술대회 발표일 03
04 정보과학회
지연시간 최소 회를 위한 고속 데이터 광 전송 용 ADC/DAC 연구
안창엽
외 4명 X 6월 14일
발표예정
기고서명 표준
기구명 표준명 회의명 기고자
1)구분 기고/채택/반영 일시
기고/채택/반영 번호
계약명 계약
년도
대상 국가
기 징수액 (백만원)
당해년도 징수액 (백만원)
계약
체결일 실시내용 대상기관명
6. 사업화 계획 및 매출실적
항 목 세부 항목 성 과
사업화 계획
사업화 소요기간(년) 소요예산(백만원)
예상 매출규모 (억원)
현재까지 3년후 5년후
0 20 50
시장점유 율
단위(%) 현재까지 3년후 5년후
국내 0 100 100
국외 0 0 0
향후 관련기술, 제품을 응용한 타 모델, 제품
개발계획
7. 고용 창출
항목 세부 항목 성 과
고용효과
개발 전 연구인력 명
생산인력 명
개발 후 연구인력 명
생산인력 20 명
8. 기타 성과
9. 변경이력 (있을 경우 기재)
목 차
제 1 장 서론
제 1 절 개발기술의 중요성 및 필요성 ···1
1. 개발 대상 기술의 개요 ···1
2. 개발 대상 기술·제품의 중요성과 필요성 ···5
가. 기술적 측면 ···5
나. 경제적·산업적 측면 ···5
다. 사회적 측면 ···6
제 2 절 기술개발 시 예상되는 기술적 경제적 파급효과 ··· 6
1. 기술적 파급효과 ···6
2. 경제적 파급효과 ···6
제 2 장 기술개발 내용 및 방법 ···7
제 1 절 최종 목표 및 평가 방법 ···7
1. 기술개발 최종목표 ···7
2. 기술개발 평가방법 ···8
제 2 절 연차별 개발 내용 및 개발범위 ···9
1. 1차년도 개발 내용 및 개발범위 ···9
제 3 장 결과 및 향후계획 ···12
제 1 절 연구개발 결과 ···12
1. 연차 연구개발 추진 일정 ···12
2. 연차 연구개발 추진 실적 ···13
3. 각 기관/기업별 추진 내역 ···16
4. 기술개발 결과의 유형 및 무형 성과 전체를 기재 ···17
가. 국내·외 ADC 현황 및 기술 조사 분석 ···17
나. Direct ADC 개발 ···60
제 2 절 시장 현황 및 사업화 전망 ···66
제 3 절 차기 연차 계획 ···75
1. 2차년도 기술개발 개요 ···75
2. 2차년도 기술개발 중요성 및 필요성 ···75
3. 2차년도 기술개발 추진계획 ···75
가. 2차년도 추진 일정 ···76
나. 2차년도 추진 방법 및 전략 ···78
다. 2차년도 기술개발 추진체계 ···79
4. 2차년도 기술개발 내용 ···80
제 4 절 사업비 사용현황 ···82
제 5 절 기업 재무건전성 현황 ···84
별첨 1. 자체보안관리진단표 ···85
표 목 차
(표 2-1) 정량적 목표항목 ··· 8
(표 2-2) Direct ADC 개발 평가 항목 ··· 10
(표 3-1) 노이즈 마진: MC10EP16DT 수신기로 인터페이스되는 MC10EP16DT 57 (표 3-2) 노이즈 마진: MC100EP16DT 수신기로 인터페이스되는 MC10EP16DT 57 (표 3-3) 노이즈 마진: MC10EP16DT 수신기로 인터페이스되는 MC100EP16DT 58 (표 3-4) 분기별 국내 가입자 수 전망 ··· 67
(표 3-5) 국내 누적 LTE 기지국 설치 수 ··· 68
(표 3-6) 국내 LTE 핸드셋 출하량 ··· 69
(표 3-7) 국외 LTE 누적 가입자 수 전망 ··· 69
(표 3-8) 국외 LTE 월 평균 매출액 전망 ··· 70
(표 3-9) 국외 LTE 서비스 매출액 전망 ··· 70
(표 3-10) 국외 주파수 대역별 LTE 기지국 출하량 ··· 71
(표 3-11) 기지국 장비 지출액 ··· 72
(표 3-12) LTE Gateway 출하량 ··· 72
(표 3-13) LTE 기지국 DSP 출하량 ··· 73
(표 3-14) LTE 모뎀 유형별 출하량 ··· 73
(표 3-15) LTE 핸드셋 출하량 ··· 74
그 림 목 차
(그림 1-1) 광 전송장치 구성도 ···1
(그림 1-2) 개발 ADC 장치의 구성도 ···2
(그림 1-3) 개발 DAC 장치의 구성도 ···2
(그림 2-1) Direct ADC 개발 최종 목표 ···7
(그림 2-2) 기존 ADC 회로 구성 PCB ···8
(그림 2-3) 포락선 검출 개념도 ···9
(그림 2-4) 주파수 응답시간 ···9
(그림 2-5) Sampling diagram ···10
(그림 2-6) Digital data ···11
(그림 2-7) 개발 ADC 보드의 예 ···11
(그림 3-1) ADC 최초 시제품 ···13
(그림 3-2) ADC 최종 시제품 ···13
(그림 3-3) 지연시간 신호 파형 ···14
(그림 3-4) 지연시간 측정 ···14
(그림 3-5) ADC 소모 전력 측정 ···15
(그림 3-6) 광 전송용 ADC/DAC 개발을 위한 추진체계도 ···16
(그림 3-7) LTC2269 블록도 ···17
(그림 3-8) LTC2269 INL ···18
(그림 3-9) LTC2270 Pin 블록도 ···19
(그림 3-10) 리니어의 저전력 16비트의 20Msps ADC ···20
(그림 3-11) LTC2389-18 Typical application ···20
(그림 3-12) 18비트 2.5Msps SAR ADC ···21
(그림 3-13) ETRI의 10bit 200Msps ADC 회로 구조 ···22
(그림 3-14) 인터실의 12-비트 500Msps ADC ···22
(그림 3-15) ISLA112P50 LVDS and CMOS timing diagram ···23
(그림 3-16) Texas Instruments ADS6425 ···23
(그림 3-17) TI의 4채널 12비트 ADC ···24
(그림 3-18) AD9648 CMOS 출력모드 타이밍 다이어그램 ···25
(그림 3-19) AD9648 블록 다이어그램 ···25
(그림 3-20) AD9648 Parallel CMOS pin configuration ···26
(그림 3-21) 아날로그디바이스의 AD9648, AD9642 ···26
(그림 3-22) 작동 주기(duty cycle) skew ···27
(그림 3-23) output-to-output skew ···28
(그림 3-24) VBB 유도 작동 주기 skew ···30
(그림 3-25) TPD vs 환경 조건 비교 ···31
(그림 3-26) 180° 이동 2상 클럭 ···32
(그림 3-27) ICC/게이트 vs 주파수 비교 ···34
(그림 3-28) ECL 클럭 분배 tree ···35
(그림 3-29) ECL에서 TTL로의 클럭 분배 ···36
(그림 3-30) 혼합된 ECL과 TTL 분배 ···37
(그림 3-31) ECL의 높은 대역폭, 라인 구동 역량의 일반적 이용법 ···39
(그림 3-32) ECL/PECL 장치에 대한 종단 기법들 ···41
(그림 3-33) Twisted Pair Termination Techniques ···44
(그림 3-34) 혼합된 로직 시스템에서의 전원 plane 분리 ···45
(그림 3-35) 일반적인 driver/수신기 쌍 ···46
(그림 3-36) 표준 차별적 ECL 상호접속 ···47
(그림 3-37) 표준 SE ECL 상호접속 ···47
(그림 3-38) 독립적인 표준 SE 수신기와 차별적 driver ···48
(그림 3-39) 표준 SE 수신기와 VBB ···49
(그림 3-40) VBB 교차 전압 ···49
(그림 3-41) VBB의 신호 50% 교차점 이동시 펄스 폭 ···49
(그림 3-42) vBB의 신호 50% 교차점 이동시 펄스 폭 ···50
(그림 3-43) VBB 전압 참조 생성기 ···51
(그림 3-44) vpp – input 동요 전압 peak-to-peak ···52
(그림 3-45) 차별적 input 높은 노이즈 면역성 ···52
(그림 3-46) VIH 일반 방식 범위, VIHCMR ···53
(그림 3-47) output vs 부하 구동 특징 ···54
(그림 3-48) 10E시리즈 Vin vs Vout 전이곡선 ···55
(그림 3-49) 100E시리즈 Vin vs Vout 전이곡선 ···55
(그림 3-50) 10K시리즈 Vin vs Vout 전이곡선 ···55
(그림 3-51) 10KH시리즈 Vin vs Vout 전이곡선 ···55
(그림 3-52) SE 노이즈 마진 ···56
(그림 3-53) 288mV Hysteresis(이력현상)과 Schmitt Trigger ···59
(그림 3-54) ADC 블록 다이어그램 ···60
(그림 3-55) Analog 변조 신호 ···60
(그림 3-56) Analog 상세 파형 ···61
(그림 3-57) 1차 Slicing 파형 ···61
(그림 3-58) Slicing Bias Block ···61
(그림 3-60) 2nd Slicing 구성도 ···62
(그림 3-61) 1차 Slicing 과 3차 Slicing 파형 비교 ···63
(그림 3-62) 3차 Slicing 구성도 ···64
(그림 3-63) 4차 Slicing 구성도 ···64
(그림 3-64) 4차 A/D 변환된 파형 ···65
(그림 3-65) Digital Noise cancellation ···65
(그림 3-66) 세계 모바일 수익 증가추이 ···66
(그림 3-67) 개발 DAC 장치의 구성도 ···75
제 1 절 개발기술의 중요성 및 필요성
1. 개발 대상 기술의 개요
o 스마트폰의 보급, 클라우드 서비스 도입 등으로 네트워크에서의 대역폭 확장 요구가 끊 임없이 요구되고 있으며, 이로 인해 기반 망인 광 전송망 업그레이드가 필요하며 새로운 광전송 기술에 대한 수요가 계속 이어지고 있음
o 통신망의 대역폭 증가 추세가 계속 이어지고 있어 현재보다 우수한 광대역망을 구현하 기 위한 기술혁신이 요구 되고 있음
o 광대역 시대를 촉진시키는 주요 요인들과 발전 방향을 보면 아래와 같음 - 데이터 센터의 대용량화
- 액세스망의 광대역화 - 이더넷/광 백본망의 고속화 - 모바일 백홀의 광대역화
- 가입자 접속점의 스마트화 : 스마트폰, 스마트TV등
o 광 전송장치는 전기신호를 광신호로 변환하는 발광기(송신기), 광신호를 전달하는 광섬 유 케이블, 광신호를 전송 도중에 증폭하는 중계기, 전해진 광신호를 전기신호로 변환하 는 수광기(수신기)로 구성되는 일련의 광통신 시스템임
o 아래 그림은 일반적으로 사용되는 광 전송장치의 구성도임
그림 1-1. 광 전송장치 구성도
그림 1-2. 개발 ADC 장치의 구성도
그림 1-3. 개발 DAC 장치의 구성도
o 본 과제의 개발 기술은 그림1에서 ADC/DAC부분의 개발에 있음
- 기존 광전송에 사용되는 ADC/DAC장치는, 시간지연이 6~8㎲정도 발생 하는 것이 일반 적이지만 본 과제에서 개발하고자 하는 광 ADC/DAC는 직접 변환 방식을 사용하여 2
㎲이내의 시간지연을 갖는 새로운 개념의 ADC/DAC장치로서 LTE, WCDMA 전송방 식에서 고속 데이터 전송이 가능하도록 하고 있음
o 이전 세대 ADC의 한계
- 90년대 중반까지 ADC는 ±5V 또는 ±10V의 양극식 입력 전압 범위를 제공함 - 선형화된 레지스터를 포함한 2mm 및 3mm CMOS 프로세스에 의해 지원됨
- 예가 버브라운(Burr-Brown)의 ADS7809의 경우 차동비선형(DNL)은 트루 16비트의 성 능을 발휘하지만, 전환률이 낮고 전력소비가 높음
- 전환률이 낮고 전력소비가 높은 이유는 요구되는 트랜지스터의 크기 때문임 - 콤퍼레이터 입력은 잡음이 낮은 차동 한 쌍을 필요로 함
- MOS 트랜지스터의 잡음은 트랜스컨덕턴스gm의 한 기능으로써, 그 자체가 트랜지스터
와 트랜지스터를 통과하는 전류의 길이 L에 대한 폭 W의 비율과 상관관계에 있음
- 최소 길이는 프로세스에 의해 제한되며, 폭은 넓고 전류는 높아야 함
- 디바이스의 크기는 필수적인 패러시틱 커패시턴스를 발생시킴
- 콤퍼레이터 내부의 두 번째 게인 스테이지의 게이트 커패시턴스는 첫 번째 차동 한쌍 의 속도를 제한하게 될 것이고, 그러면 컨버터의 전환률도 제한하게 됨
- 컨버터의 설계는 전력, 속도 및 잡음 간의 교환 설계임
- 이전 세대 ADC의 커다란 트랜지스터는 다이 크기를 크게 만들어, 결국 적은 산출에 비해 다이 비용이 높아지게 만들음
- 느린 속도 또한 테스트 시간을 늘어나게 함으로써 고성능 ADC는 가격이 높아짐 - 다이 크기가 크면 듀얼 인라인 패키지(dual inline packages, DIP) 같은 커다란 패키지
나 넓은 바디 표면에 장착하는 패키지 SOIC가 필요함
- 따라서 ADC에 관한 연구개발은 고전압 설계에서 멀어지고 대신에 게이트 길이가 낮은 CMOS 프로세스로 나아가게 됨
o 1세대 5V
- 5V 프로세스에서 최초의 16비트 ADC (버브라운의 ADS8320)는 1998년에 그 해의 제 품으로 선정됨
- 트랜지스터의 향상된 gm 덕분에 잡음 성능이 개선되었음
- 낮은 공급전압 및 더 작아진 패러시틱 커패시터 덕분에 전력은 급격히 줄어들었음 - SAR ADC를 터치스크린 제품 같은 휴대형 장비 및 배터리 구동 장비 등의 새로운 애
플리케이션에서 사용할 수 있게 됨
- 축소된 LSB (least significant bit) 크기는 컨버터를 더욱 민감하게 만들었으며 설계상 열 효과 및 패키지 변동이 불가피해져, 차동 선형(differential linearity)은 14-15비트로 제한되고, 통합선형(integral linearity)은 13-14비트로 제한됨
o 2세대 5V
- 제품을 더욱 견고하게 만들면서 잡음과 전력은 낮추는 새로운 아키텍처가 몇 가지 개발됨 - 아키텍처는 다이내믹 오류 수정(dynamic error correction)을 통해 MSB (most
significant bits)의 비트 결정 과정에서 오류를 허용함
- 콤퍼레이터는 높은 오버드라이브를 겪게 되고, 커다란 커패시터는 레퍼런스에 의해 재 충전되어야 함
- 이러한 오류는 LSB 결정 과정에서 수정되며, 이때 신호 레벨이 낮은 덕분에 안정 효과 가 완화됨
- 5V 프로세스에서 2 세대 SAR ADC의 선형이 개선되었음
- 외부 보정 커패시터를 사용한 새로운 레퍼런스 구성은 전력도 감소시켰으며 최적화된 DAC 설계는 잡음 성능을 개선시킴
- 전환률 1MSPS에서 최대 93dB까지 SNR (signal-to-noise ratio)이 달성되었고, 5V 공 급에서 39mW의 전력소비 및 2.7V 공급에서 15.5mW의 전력소비가 달성됨
- TI의 ADS8482같은 완전 차동 ADC 아키텍처가 출시되면서 LSB 크기 및 SNR에서 입 력 범위는 두 배가 되었음
- 이론상 6dB의 향상이 이루어질 수 있으며 해상도를 18비트로 상승시키면 양자화 잡음
이 감소되면서 100dB의 SNR이 가능해짐
o 고성능 아날로그 프로세스의 개발
- 중요한 것은 매칭이 뛰어난 레지스터로, 온도와 수명에 따른 드리프트가 낮아야 함 - 이러한 레지스터를 통해 고성능 R-2R DAC를 설계할 수 있음
- 또한 레지스터의 전압계수가 작은 경우, 매우 낮은 통합비선형(integral non-linearity) 에서도 스트링 DAC가 가능함
- 극도로 낮은 금속 피치를 통해 복잡한 디지털 인터페이스 및 기능도 설계할 수 있음 - 일반적으로 이전 세대의 제품은 아주 간단한 직렬 입출력이나 병렬 입출력을 가지고
있었음
- 새로운 기능이 추가되면서 내부 레지스터 맵을 통해 이 기능이 컨트롤됨
- ‘전기 퓨즈’나 ‘일회용 프로그래머블 메모리’의 도움을 받아 전기적 정돈이 구현됨 - 어떤 제품은 심지어 외부 모드 핀을 통해 컨트롤 되는 다양한 인터페이스를 구현하고 있음 - BiCMOS 프로세스는 뛰어난 양극 트랜지스터를 가지고 있으며 증폭기 및 레퍼런스 설
계에서 중요한 역할을 함
- 이러한 프로세스는 기판에서 p-well 구역을 절연시키는 매몰식 n-레이어가 필요함 - 부작용은 이렇게 절연된 p-well 구역이 기판으로부터 NCH 트랜지스터의 대부분을 절
연시키는데 사용됨
- 이런 식으로 기판은 디지털 회로의 잡음으로부터 분리시킬 수 있으며, 민감한 아날로그 회로는 일반 기판의 잡음으로부터 분리시킬 수 있음
- 듀얼 게이트 프로세스를 통해 구현되는 고전압 트랜지스터는 드레인과 소스 사이는 물 론 게이트와 소스 사이에서도 36V를 적용시킬 수 있음
- 차세대 고전압 ADC 같은 흥미로운 제품에서 고전압 트랜지스터와 저전압 트랜지스터 를 혼합하여 사용할 수 있음
o 차세대 고전압 ADC
- 5V ADC가 매우 뛰어난 잡음 성능을 발휘한다 하더라도, 산업용 프로세스 컨트롤에서 는 선호되지 않음
- 이것은 까다로운 환경에서의 신호 조절에 필요한 견고한 아날로그 프론트 엔드도 요구 하기 때문에 저잡음 컨버터를 갖기에는 무리가 있음
- ±10V의 입력 신호는, 단일 5V 시스템과 비교했을 때 자동으로 4 배 더 견고해짐 - 따라서 고전압 ADC는 여전히 중요한 관심사임
- 신세대 고전압 ADC는 새로운 프로세스 부품의 혜택을 볼 수 있음
- 두 가지 접근방식이 있으며, 하나는 드리프트가 및 전압 계수가 낮은 레지스터를 사용 하는 것임
- 이것은 ±10V 입력 신호를 내부적으로 0V~5V 범위까지로 나누어 고르게 변환할 수 있음 - 이 신호는 낮은 전압 트랜지스터가 갖는 속도, 잡음, 전력 등에서의 장점을 그대로 유
지한 채 5V 트랜지스터에서 처리될 수 있음
- 이러한 구현에는 두 가지 단점이 있으며 첫째는 입력 신호로부터 연속 전류가 강제된 다는 것임
- 따라서 높은 임피던스 입력 소스는 게인 오류를 발생시키게 됨 이 전류를 낮게 유지하
려면, 내부 저항이 높아야 함
- 이로 인해 ADC 입력의 대역폭은 제한됨
- 이것은 자동으로 좀 더 긴 샘플링 시간을 요구하게 되고, 그로 인해 전환률은 낮아지게 됨 - 두 번째 방식의 경우, 고전압 입력 신호는 고전압 트랜지스터를 통해 샘플 커패시터에
서 직접 샘플링됨
- 그런 다음 이 신호는 SAR ADC의 용량성 DAC를 통해 나뉘게 된다. 이 구성에도 역 시 약간의 단점이 있음
- 커패시터의 전압 계수가 아주 뛰어나더라도, ADC의 통합 선형(integral linearity)에 영 향을 미치게 됨
- 높은 전압일 때, 2차 방정식 전압 계수에서 특히 더 그러하다. 10V 신호가 커패시터에 저장되고 2차 방정식 전압 계수가 1ppm/V2 가량인 경우, 샘플 커패시터의 변화는 중 간부근이 아닌 엔드포인트에서 100ppm이다. 통합 비선형(integral non-linearity)은 몇 개의 LSB에 도달함
- 두 번째 단점은 고전압 입력 스위치의 높은 온-저항 Ron과 높은 패러시틱 커패시턴스 Csw에 의해 발생함
- 둘 다 입력전압과 관련이 있는 비선형을 띠고 있고 이들은 DC 성능에는 영향을 미치 지 않지만, 입력전압에 의존하는 샘플 회로의 Ron•(Csw+Cs) 딜레이 때문에 AC 신호 는 왜곡을 통해 영향을 받음
2. 개발 대상 기술ㆍ제품의 중요성과 필요성
o 기존 광 중계기의 전송 방식은 데이터 신호 변환에서 6㎲이상의 지연시간을 갖고 있어 고속 데이터 전송 및 신호 변환에 제한을 받고 있으므로 이를 직접 변환 방식을 이용하 여 데이터 신호 변환 시 지연시간을 2㎲ 이내로 줄이는 새로운 기술의 개발이 요구됨 o 이동통신 LTE, LTE advanced 등의 서비스 전송망 구축에 필요한 신호변환 부품 핵심
기술에 전문 기술력을 갖춘 중소기업의 참여로 동반성장 가능성
o 신호변환 단계에서 지연시간을 획기적으로 줄일 수 있는 기술을 적용한 새로운 고속 데 이터 전송 기술의 확보해야함
가. 기술적 측면
o 스마트폰의 보급, 클라우드 서비스 도입 등으로 네트워크에서의 대역폭 확장 요구가 끊 임없이 요구되고 있어 광 전송망 장치에 대한 기술적 향상이 필요함
o 이로 인해 기반망인 광 전송망에서 처리할 수 있는 정보량의 한계가 드러나고 있어 기 존 광 전송망의 기술적인 변화가 필요함
o 기존의 광 전송망보다 많은 데이터양을 처리하면서 처리 속도의 향상까지 필요하게 됨 으로써 광전송장치에 대한 기술 향상이 필요함
나. 경제적․산업적 측면
o 기존의 광 전송망 산업은 2000년대에 들어서면서부터 초고속 인터넷망 가입자가 포화상태
대역폭 소요가 증가하여 다시 호황기에 접어들고 있어 광 전송망에 대한 추가 투자가 필 요함
o 중국, 인도등의 국가에서 광통신망 인프라를 구축하기 시작하면서 새로운 대형시장으로 떠오르게 되어 광 전송망 기반 산업의 수요가 폭발적으로 증가하게되어 광 전송망 산업 의 수출증대가 기대됨으로 이에 따른 투자가 필요함
o 광 전송망 산업의 국제 경쟁력을 갖춤으로 인해 주요 수출산업으로 발전시킬 수 있으며 일 자리 창출과 수출 증대효과를 동시에 얻을 수 있으므로 적극적인 투자와 기술개발이 필요 함
다. 사회적 측면
o 사회 기반 시설 및 생활 환경이 네트워크망으로 구축되어지는 추세임으로 광 전송망산 업의 기술적 향상과 시설증대로 인해 기반시설 및 생활 환경의 변화를 가져오게될 것으 로 예상하고 있으며 실제 기술한 내용과 같은 추세로 이어지고 있음
o 광 전송망 산업은 정보화사회 구축에 있어 가장 큰 기반이 되는 산업이며 이에대한 활 발한 투자와 기술개발이 이루어져야 정보화사회를 더욱 더 앞당길 수 있음
제 2 절 기술개발 시 예상되는 기술적 경제적 파급효과
1. 기술적 파급효과
o 스마트폰 보급과 클라우드 서비스 도입 등으로 인해 네트워크 대역폭 확장 요구가 증가 하면서 전송망의 속도개선 및 증설이 요구됨에 따라 더욱 우수한 광대역망을 실현하여 사회기반 통신망 확충
o 3㎲이내의 신호 지연시간 구현
o PCB 복잡도를 간소화하여 제품 크기 감소 전기효율 증가 o 광 및 UTP 전송망에 모두 활용 가능
2. 경제적 파급효과
o 모듈 설계의 간소화로 생산 단가 및 공급 원가 절감 o 전기효율 증가로 전력사용량 감소
o 국가 정보통신망 예산 절감
o 기술개발로 인한 고용창출
o 정보통신망 고속화
제 1 절 최종 목표 및 평가 방법
1. 기술개발 최종목표
그림 2-1. Direct ADC 개발 최종 목표
o 본 개발기술의 최종목표는 지연시간이 3㎲이내인 고속 데이터 광 전송용 ADC(아날로그
→디지털)의 개발에 있음
o 본 과제에서 개발하고자 하는 광전송용 ADC 장치는 기존의 방식과 다르게 신호를 직접 변환 하는 방식을 이용하여 신호의 변환과정에서 발생하는 지연시간을 최소화할 수 있 는 장치로 고속데이터 전송 시 ADC의 신호변환 과정에서 발생하는 지연시간으로 인해 발생되는 데이터의 동기손실을 최소화 할 수 있음
o LTE 서비스망에 사용되는 인 빌딩용 광 및 UTP Cable망 구축에 적용 가능한 다음의 특성을 만족하도록 개발함
o 광 전송장치는 전기신호를 광신호로 변환하는 발광기(송신기), 광신호를 전달하는 광섬 유 케이블, 광신호를 전송 도중에 증폭하는 중계기, 전해진 광신호를 전기신호로 변환하 는 수광기(수신기)로 구성되는 일련의 광통신 시스템임
o 본 과제에서 개발하고자 하는 Direct ADC는 직접 변환 방식을 사용하여 3㎲이내의 시 간지연을 갖는 새로운 개념의 ADC/DAC장치로서 LTE, WCDMA 전송방식에서 고속 데이터 전송이 가능하도록 하는 시스템임
- 광전송을 위한 Direct ADC 개발함
o ADC 구성과 비교
- 기존의 ADC는 그림 5과 같이 복잡한 회로 구성으로 신호의 가공 시 자체 회로의 부품 들에 의한 지연시간이 많아짐
- 기존의 ADC는 양자화 과정으로 데이터가 확산되어 전송데이터가 많아짐
- 개발하고자 하는 ADC는 회로 구성이 간단하고 직접변환 방식을 사용하여 전송 데이터 의 확장 없이 원래의 데이터 용량으로 전송이 가능함
- 개발하고자 하는 ADC는 사용되는 부품이 적어 지연시간을 최소화 할 수 있음
그림 2-2. 기존 ADC 회로구성 PCB
2. 기술개발 평가방법
표 2-1. 정량적 목표 항목
평가항목 (주요성능
Spec1)
단위
전체항목 에서 차지하는
비중) (%)
세계최고 수준 보유국/
보유기업 ( / )
연구개발 전 국내수준
개발 목표치
평가방법3)
성능수준 성능수준 1차
년도
1. 지연시간 ㎲ 20 4 ~ 6 ㎲ 4 ~ 6 ㎲ 3㎲, max Network 2. EVM % 20 2 ~ 3 % 3 % 3%, max Spectrum PSA
3. 소모전력 A 15 1 ~ 2 2 1, max DVM
4. 전송대역 MHz 15 30 30 30 Spectrum PSA
5. SNR dB 15 30 30 30 Spectrum PSA
6. UTP전송 m 15 50 ~ 80 50 ~ 80 80 min Spectrum PSA
