o 스마트폰의 보급, 클라우드 서비스 도입 등으로 네트워크에서의 대역폭 확장 요구가 끊 임없이 요구되고 있으며, 이로 인해 기반 망인 광 전송망 업그레이드가 필요하며 새로운 광전송 기술에 대한 수요가 계속 이어지고 있음
o 통신망의 대역폭 증가 추세가 계속 이어지고 있어 현재보다 우수한 광대역망을 구현하 기 위한 기술혁신이 요구 되고 있음
o 광대역 시대를 촉진시키는 주요 요인들과 발전 방향을 보면 아래와 같음 - 데이터 센터의 대용량화
- 액세스망의 광대역화 - 이더넷/광 백본망의 고속화 - 모바일 백홀의 광대역화
- 가입자 접속점의 스마트화 : 스마트폰, 스마트TV등
o 광 전송장치는 전기신호를 광신호로 변환하는 발광기(송신기), 광신호를 전달하는 광섬 유 케이블, 광신호를 전송 도중에 증폭하는 중계기, 전해진 광신호를 전기신호로 변환하 는 수광기(수신기)로 구성되는 일련의 광통신 시스템임
o 아래 그림은 일반적으로 사용되는 광 전송장치의 구성도임
그림 1-1. 광 전송장치 구성도
그림 1-2. 개발 ADC 장치의 구성도
그림 1-3. 개발 DAC 장치의 구성도
o 본 과제의 개발 기술은 그림1에서 ADC/DAC부분의 개발에 있음
- 기존 광전송에 사용되는 ADC/DAC장치는, 시간지연이 6~8㎲정도 발생 하는 것이 일반 적이지만 본 과제에서 개발하고자 하는 광 ADC/DAC는 직접 변환 방식을 사용하여 2
㎲이내의 시간지연을 갖는 새로운 개념의 ADC/DAC장치로서 LTE, WCDMA 전송방 식에서 고속 데이터 전송이 가능하도록 하고 있음
o 이전 세대 ADC의 한계
- 90년대 중반까지 ADC는 ±5V 또는 ±10V의 양극식 입력 전압 범위를 제공함 - 선형화된 레지스터를 포함한 2mm 및 3mm CMOS 프로세스에 의해 지원됨
- 예가 버브라운(Burr-Brown)의 ADS7809의 경우 차동비선형(DNL)은 트루 16비트의 성 능을 발휘하지만, 전환률이 낮고 전력소비가 높음
- 전환률이 낮고 전력소비가 높은 이유는 요구되는 트랜지스터의 크기 때문임 - 콤퍼레이터 입력은 잡음이 낮은 차동 한 쌍을 필요로 함
- MOS 트랜지스터의 잡음은 트랜스컨덕턴스gm의 한 기능으로써, 그 자체가 트랜지스터 와 트랜지스터를 통과하는 전류의 길이 L에 대한 폭 W의 비율과 상관관계에 있음 - 최소 길이는 프로세스에 의해 제한되며, 폭은 넓고 전류는 높아야 함
- 디바이스의 크기는 필수적인 패러시틱 커패시턴스를 발생시킴 제한되고, 통합선형(integral linearity)은 13-14비트로 제한됨
o 2세대 5V
o 고성능 아날로그 프로세스의 개발
- 이로 인해 ADC 입력의 대역폭은 제한됨 간부근이 아닌 엔드포인트에서 100ppm이다. 통합 비선형(integral non-linearity)은 몇 개의 LSB에 도달함
대역폭 소요가 증가하여 다시 호황기에 접어들고 있어 광 전송망에 대한 추가 투자가 필
제 1 절 최종 목표 및 평가 방법
1. 기술개발 최종목표
그림 2-1. Direct ADC 개발 최종 목표
o 본 개발기술의 최종목표는 지연시간이 3㎲이내인 고속 데이터 광 전송용 ADC(아날로그
→디지털)의 개발에 있음
o 본 과제에서 개발하고자 하는 광전송용 ADC 장치는 기존의 방식과 다르게 신호를 직접 변환 하는 방식을 이용하여 신호의 변환과정에서 발생하는 지연시간을 최소화할 수 있 는 장치로 고속데이터 전송 시 ADC의 신호변환 과정에서 발생하는 지연시간으로 인해 발생되는 데이터의 동기손실을 최소화 할 수 있음
o LTE 서비스망에 사용되는 인 빌딩용 광 및 UTP Cable망 구축에 적용 가능한 다음의 특성을 만족하도록 개발함
o 광 전송장치는 전기신호를 광신호로 변환하는 발광기(송신기), 광신호를 전달하는 광섬 유 케이블, 광신호를 전송 도중에 증폭하는 중계기, 전해진 광신호를 전기신호로 변환하 는 수광기(수신기)로 구성되는 일련의 광통신 시스템임
o 본 과제에서 개발하고자 하는 Direct ADC는 직접 변환 방식을 사용하여 3㎲이내의 시 간지연을 갖는 새로운 개념의 ADC/DAC장치로서 LTE, WCDMA 전송방식에서 고속 데이터 전송이 가능하도록 하는 시스템임
- 광전송을 위한 Direct ADC 개발함
o ADC 구성과 비교
제 2 절 연차별 개발 내용 및 개발범위
1. 1차년도 개발 내용 및 개발범위
o 고속 포락선 검출기 개발
- 입력 신호 대역폭의 크기에 따라 중심 주파수를 가변하여 포락선 검출을 하는 모듈 개발 - 유전체 BPF를 이용하여 대역을 경정하며 출력 레벨을 0dbm으로 고정 출력 할 수 있
는 광대역AGC 모듈 개발
- 개발되는 고속 포락선 검출기는 입력되는 아날로그 신호를 주파수 영역에서 다중으로 포락선을검출하여 데이터를 검출하며 검출된 데이터는 디지털 변환을 위해 Slice limit 기에 입력됨
그림 2-3. 포락선 검출 개념도
그림 2-4. 주파수 응답시간
- BPF는 유전체로 구현되며 구동 앰프는 AGC회로가 적용되어 Envelopedet을 안정적으 로 할 수 있게 동작하게 됨
표 2-2. Direct ADC 개발 평가 항목
항목 특성 비고
주파수 대역 50 ~ 200 MHz
2. 입력 레벨 -20 ~ 0 dB
3. AGC range 30 dB
4. EVM <2 %
o Slice limiting 개발
- 입력된 아날로그 신호의 최고점 레벨과 최저점 레벨을 4단계로 분할하여 limiting 하며, 4단계 각각의 limiting된 신호의 데이터 값을 분석하여 디지털변환 limiting 기준점을 설정함
그림 2-5. Sampling diagram
그림 2-6. Digital data
o 제어보드 개발
- Slice limit의 기준 레벨을 설정하며, limiting된 데이터의 데이터 Rata을 분석하여 limiting준위를 변화시킴
그림 2-7. 개발 ADC 보드의 예
제 1 절 연구개발 결과
1. 연차 연구개발 추진 일정
o 1차년도 추진 일정
2. 연차 연구개발 추진 실적
o Direct ADC 개발 완료
그림 3-1. ADC 최초 시제품
그림 3-2. ADC 최종 시제품
o 지연시간 : ADC의 지연시간 측정은 Digital Scope로 입력단의 아날로그 동기점을 기준으로 하여 최종 ADC된 Digital 신호의 동기점을 비교 측정하여 ADC의 지연시간을 측정 하였음 o 사용된 Digital Scope는 4채널 500MHz Test Range를 갖는 장비임
그림 3-3. 지연시간 신호 파형
그림 3-4. 지연시간 측정
o EVM : EVM측정은 2차년도 DAC 개발후 측정 예정임 o 소모 전력 : 소모 전력은 5V 200mA정도 소모됨
그림 3-5. ADC 소모 전력 측정
o 전송 대역 : 2차년도 DAC 개발후 측정 예정임 o SNR 측정 : 2차년도 DAC 개발후 측정 예정임 o UTP Cable 전송 : 2차년도 DAC 개발후 측정 예정임
3. 각 기관/기업별 추진 내역
그림 3-6. 광 전송용 ADC/DAC 개발을 위한 추진체계도
o 주관기관인 (주)알윈과 위탁기관인 상지대학교와 협력하여 주요 기술개발 및 설계를 주 관기관에서 담당하고 위탁기관에서는 시제품 PCB 설계 및 제작과 조립시험 및 환경시 험을 시행하였음
o 특히 조립시험 및 환경시험은 객관적 평가를 위하여 주관기관과 위탁기관에서 동일한 조건으로 동시에 시행함
o 차후 2차년도 기술개발 과정에서도 1차년도 개발과 동일하게 시제품 PCB 설계, 조립시 험, 환경시험을 시행하며, 최종 ADC/DAC 연동시험 및 광 전송망과 UTP 전송망 연결 시험을 시행할 예정임
4. 기술개발 결과의 유형 및 무형 성과 전체를 기재
가. 국내․외 ADC 현황 및 기술 조사 분석
(1) 국내․외 ADC 현황
o 리니어 테크놀로지는 저전력 16비트의 20Msps ADC(analog-to-digital converter) 3종 LTC2269, LTC2270, LTC2271을 개발하였으며 개발품들은 매우 정밀한 DC 측정을 위 해 최저 입력 리퍼 잡음과 강력한 INL(Integral Non-Linearity) 성능을 제공함
그림 3-7. LTC2269 블록도
그림 3-8. LTC2269 INL
o LTC2269 및 LTC2270은 단일 채널 및 2채널을 동시에 샘플링 병렬 가능한 ADC 제품 들로, 각각 전속력 CMOS 선택이나 DDR(double data rate) CMOS/LVDS 디지털 출력 을 프로그램 가능한 디지털 출력 타이밍, 프로그램 가능한 LVDS 출력 전류, 선택형 LVDS 출력 단말 기능들이 함께 제공하며, LTC2271은 2채널 동시 샘플링 ADC 제품으 로 직렬 LVDS 출력 성능을 제공됨
그림 3-9. LTC2270 Pin 블록도
o 이 디바이스들은 베이스밴드에서 84dB SNR(signal-to-noise ratio) 성능과 99dB의 SFDR을 달성하며, 높은 AC 성능과 저잡음은 잘 설계된 2.1Vp-p 프론트 엔드를 사용 해 달성되어, ADC 드라이버 회로가 요구하는 전력을 상당히 낮춰주는 특징이 있음
그림 3-10. 리니어의 저전력 16비트의 20Msps ADC
o 리니어 테크놀로지 코리아는 사이클지연이 없는 최고속 18비트 SAR ADC ; LTC2389-18를 개발하였음
그림 3-11. LTC2389-18 Typical application
o LTC2389-18은 최대 2.5Msps의 샘플 속도에서 99.8dB SNR 및 -116dB THD와 같은 우 수한 성능을 제공한다. 단일 5V 공급 전압에서 동작하는 LTC2389-18은 3개 핀 구성변 경이 가능한 아날로그 입력 범위를 지원함으로써 단일 디바이스로 쉽게 다중 신호 체인 에 인터페이싱이 가능함
o ±3LSB INL(최대), ±10LSB 오프셋 에러 및 18비트 무손실 코드 해상도와 같은 월등한 DC 성능을 제공하며, LTC2389-18은 또한 온도 계수가 20ppm/°C(최대)인 4.096V 정밀 내부 레퍼런스가 특징으로, 고밀도 설계에서 공간을 절약할 수 있도록 함
o LTC2389-18은 2.5Msps에서 162.5mW의 전력을 소모하고, 비 변환 시 전력소모량을 75 μW까지 줄일 수 있는 셧다운 모드가 특징이며, 진정한 무지연 동작 특징을 통해 긴 휴 지 기간 후에도 최소 샘플 속도 요건 없이 정확한 원샷 측정이 가능함
그림 3-12. 18비트 2.5Msps SAR ADC
o ETRI는 130nm~65nm 의 CMOS 공정을 이용해서 10bit~12bit 수십MHz~400MHz의 속도 로 동작하는 신호변환기(ADC/DAC) 등 50여종의 아날로그 IP를 개발하여 상용화 기술 을 개발하고 있음
o 이러한 기술중의 일환으로 혼성모드 SoC 구현에 필수적으로 요구되는 신호변환기 및 클럭발생기 IP 기술 및 관련 고속/저전압/저전력 혼성모드 회로설계 기술을 개발함 o 개발된 기술의 특징은 신호변환기 및 클럭발생기 관련 아날로그 회로 구현기술로 1.0V
수준의 저전압 동작 기술, 기존 동일사양 기술 대비 10% 이상 낮은 전력소모 되며, 기 존 동일사양 기술 대비 15% 이상 작은 소요 면적, 차세대 HDTV/3DTV 및 고속 유/무 선통신 시스템 신호처리용 혼성모드 SoC 적용할 수 있는 특징이 있음
o 45nm CMOS 공정으로 설계된 아날로그 IP 4종 변환기로 10bit 200MSps 아날로그-디
o 45nm CMOS 공정으로 설계된 아날로그 IP 4종 변환기로 10bit 200MSps 아날로그-디