Cu-SiO₂ Hybrid Bonding

Cu-SiO ₂ 하이브리드 본딩

서한결¹·박해성²·김사라은경^1,†

1

서울과학기술대학교 나노IT디자인융합대학원

2

서울과학기술대학교 일반대학원 기계공학과

Cu-SiO ₂ Hybrid Bonding

Hankyeol Seo¹, Haesung Park², and Sarah Eunkyung Kim^1,†

1

Department of Mechanical Engineering, Seoul National University of Science and Technology, 232, Gongneung-ro, Nowon-gu, Seoul 01811, Korea

2

Graduate School of Nano-IT Design Convergence, Seoul National University of Science and Technology, 232, Gongneung-ro, Nowon-gu, Seoul 01811, Korea

(Received January 20, 2020: Corrected February 17, 2020: Accepted February 19, 2020)

Abstract: As an interconnect scaling faces a technical bottleneck, the device stacking technologies have been developed for miniaturization, low cost and high performance. To manufacture a stacked device structure, a vertical interconnect becomes a key process to enable signal and power integrities. Most bonding materials used in stacked structures are currently solder or Cu pillar with Sn cap, but copper is emerging as the most important bonding material due to fine- pitch patternability and high electrical performance. Copper bonding has advantages such as CMOS compatible process, high electrical and thermal conductivities, and excellent mechanical integrity, but it has major disadvantages of high bonding temperature, quick oxidation, and planarization requirement. There are many copper bonding processes such as dielectric bonding, copper direct bonding, copper-oxide hybrid bonding, copper-polymer hybrid bonding, etc.. As copper bonding evolves, copper-oxide hybrid bonding is considered as the most promising bonding process for vertically stacked device structure. This paper reviews current research trends of copper bonding focusing on the key process of Cu-SiO

hybrid bonding.

Keywords: Copper Bonding, Hybrid Bonding, Interconnect, 3D Packaging

1. 서 론

반도체 소자는 무어의 법칙에 따라 트랜지스터 수 증가 와 칩 크기 축소로 소자의 성능을 지속적으로 향상해 왔 다. 하지만, 반도체 소자의 scaling-down 기술은 물리적 한 계에 도달했으며, 트랜지스터의 RC(resistance-capacitance) Delay보다 BEOL(back end of line) 배선의 RC Delay이 성 능 저하의 원인이 되었다. 그리고 최근 패키징 배선의 RC 지연은 시스템 성능 저하의 주 원인이 되고 있다. 이에 패 키징 배선의 성능을 향상시킬 뿐 아니라 소자의 전력 소 비를 줄이고 밀도를 높이며 크기를 축소하기 위한 방법 으로 3D 패키징 기술이 현재 차세대 패키징 기술의 중심 에 있다.¹⁾ 3D 패키징 기술의 장점은 RC Delay 감소로 인 한 성능 개선, 대역폭 향상, 전력 소비 감소, 크기 감소, 그리고 이종(heterogeneous) 소자의 패키징이 가능하다는

것이다.^1-6) 3D 패키징을 구현하기 위한 핵심 공정은 TSV(through silicon via) 제조 공정, 웨이퍼 그라인딩 (grinding) 공정, 그리고 본딩(bonding) 공정이 있다. 이 중 본딩 공정 특히 구리 본딩 공정이 최근 가장 중요하게 대 두되고 있다. 소자를 수직으로 본딩하는 방법에는 웨이 퍼 대 웨이퍼(wafer-to-wafer) 본딩, 칩 대 칩(chip-to-chip) 본딩 그리고 칩 대 웨이퍼(chip-to-wafer) 본딩이 있다.^1,7) 그리고, Fig. 1에 나타낸 것과 같이 적층 시 소자의 배열 방법으로는 전면 대 전면(face-to-face) 본딩과 전면 대 후 면(face-to-back) 본딩으로 나뉜다.

본딩 공정의 종류에는 금속 대 금속(metal-to-metal) 본 딩, 산화물 대 산화물(oxide-to-oxide) 본딩, 고분자 대 고 분자(polymer-to-polymer) 본딩, 그리고 금속과 산화물 또 는 금속과 고분자를 동시에 본딩하는 하이브리드(hybrid) 본딩이 있다.^1,2)이 중 금속 대 금속 본딩이 열적 기계적

†

Corresponding author

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특집 : Copper-SiO2 Hybrid Bonding

신뢰성이 좋을 뿐 아니라 전기적 특성도 매우 우수하여 소자 적층 시 매우 적합한 공정이다. 하지만, 금속 대 금 속 본딩은 입출력(input/output) 범프(bump) 수의 증가로 범프 피치(pitch)가 급격히 감소하고, 범프 간 언더필 (underfill) 공정이 어려워지는 단점이 있다. 또한, 고성능 고기능 소자의 수요 증가로 인하여 차세대 적층 패키징 구조에서는 Cu-SiO2 하이브리드 본딩이 더 각광을 받 고 있다. 현재 주로 사용되는 본딩 소재로는 금속의 경 우 녹는 점이 낮은 주석(Sn) 계열의 솔더(Solder) 종류 가 사용되고 있으며, 차세대 10 mm 이하의 미세 범프 피치 구조에서는 전기전도도가 높고 일렉트로 마이그 레이션(electromigration) 저항도 높으며 금속 간 화합물 (intermetallic compound) 형성도 없는 구리가 적용되고 있 다.^8,9) 산화물 소재로는 SiO₂가 가장 많이 사용되고 있고, 고분자 소재로는 Benzocyclobutene(BCB), Polyimide(PI) 등이 사용되고 있다.

2. 구리 본딩의 종류

구리 본딩의 종류는 표1에 정리한 것과 같이 다양한 방 법이 연구되고 있다. 구리 표면의 산화물을 아르곤 플라 즈마를 이용하여 제거한 후 표면을 활성화시켜서 초고진 공 상에서 본딩하는 surface activated bonding(SAB) 방법

겨진다. 구리 표면의 산화를 방지하면서 저온 본딩을 진 행하는 방법으로 self-assembled monolayer(SAM)를 이용 하는 방법도 제안되었다.¹⁴⁾ 이는 고분자인 SAM으로 구 리 표면을 코팅하여 구리 표면에 흡착시킨 후 본딩 시 탈 착시키는 방법이다. SAM이 코팅되면 구리의 산화를 방 지할 수 있지만, 완전히 탈착시키기 위해서는 250^oC 가 까운 온도가 필요할 수도 있다. SAM이 구리 계면에 남 아있을 수도 있고, 분해된 SAM 잔여물이 챔버 내 존재 할 수도 있기 때문에 반도체 공정과 다소 호환성 문제가 있는 것으로 여겨진다. 구리 표면의 산화를 방지하는 다 른 방법으로는 구리 표면에 이종 금속 또는 합금을 코팅 하는 방법이 있으며, 제안되는 금속으로는 Ti, Ag 등이

있다.^15,16) 예로 초박막 Ti를 구리 표면에 증착하면 구리

의 산화를 방지할 뿐 아니라 180^oC의 저온에서 구리가 확 산하여 본딩이 가능하다고 발표되었다.¹⁵⁾ 이종 금속을 이 용한 구리 본딩은 매우 우수한 구리 본딩 계면을 제공하 고 있지만, 다소 높은 압력과 후속 열처리 공정이 필요한 단점이 있으며, 구리 산화를 방지함과 동시에 구리 확산 을 용이하게 할 수 있는 이종 금속의 초박막 두께 최적화 가 매우 중요하다.

다양한 구리 본딩 방법 중 반도체 CMOS 소자 양산 공 정에 가장 적합하고, 차세대 적층 패키징 공정으로 활용 가능성이 매우 높은 본딩은 Cu-SiO2하이브리드 본딩이 다. IIME,¹⁷⁾ Leti,^18,19) Xperi,^20-22) 동경대학교,²³⁾ MCL &

STMicroelectronics,²⁴⁾ 국립자오퉁대학교,²⁵⁾ 삼성,²⁶⁾ 등 Cu-SiO₂ 하이브리드 본딩 관련한 연구가 많이 발표되고 있다. 최근 소니(SONY)에서는 Cu-SiO₂ 하이브리드 본딩 기술을 사용하여 CMOS 이미지 센서를 양산하고 있으며,

Fig. 1. Schematic diagram of bonding methods and sequences.

Table 1. Types of Cu Bonding Technique Bonding with

material insertion

Self-assembled monolayer bonding Bonding with Ag, Mn, Ti, Pd Solid liquid inter-diffusion bonding (Sn)

Metal/dielectric hybrid bonding

Hybrid (Cu-Polymer) bonding Hybrid (Cu-SiO

) bonding: SiO

recess Hybrid (Cu-SiO

) bonding called direct bond interconnect: Cu dishing

Cu direct bonding

Surface activated bonding (SAB) Cu direct bonding

High temperature thermo-compression bonding Polymer bonding TSV conducting adhesive (TCA) bonding

Polymer Dielectric bonding

Fig. 2에 Cu-SiO₂ 하이브리드 본딩 기술이 적용된 소니 IMX260 이미지 센서를 보여주고 있다.²⁷⁾

3. Cu-SiO

하이브리드 본딩 Process Flow

Cu-SiO₂하이브리드 본딩 공정은 일반적으로 Fig. 3과 같이 산화물 높이 저감 기술(oxide recess control method) 과 구리 디싱 제어 기술(Cu dishing control method)로 설 명할 수 있다. Fig. 3(a)의 산화물 높이 저감 기술은 구리 CMP(chemical mechanical polishing) 공정 후에 습식이나 건식 방법을 이용하여 SiO2 높이를 구리와 비교하여 수 나노미터를 낮추는 기술로서 이후 진공에서 열 압착 (thermo-compression) 방법으로 구리가 본딩되는 방식이 다. 본딩 온도가 400^oC 이상으로 본딩 계면에서 구리 확 산이 잘 이루어지고 매우 우수한 본딩 계면을 확보할 수 있지만, SiO2 표면이 완전히 본딩되지 않고 수 나노미터 의 공간이 형성되기 때문에 소자 신뢰성에 대한 추가 검 증이 필요한 공정이다. 2004년과 2006년에 인텔은 산화 물 높이 저감 기술을 이용하여 65 nm 4MB SRAM 웨이 퍼를 구리 본딩한 연구를 발표하였다.^28,29) 구리 본딩 패 드 크기는 5 µm × 5 µm에서 6 µm × 40 µm이었으며, 본딩 후 위 웨이퍼를 5~28 µm 두께로 그라인딩하고, 이후 TSV (through Si via)를 형성을 하였다. Fig. 4는 적층된 SRAM 웨이퍼의 단면 사진을 보여주고 있다. 최적화되지 않은 웨이퍼 후면 패드 공정으로 인한 측정 접촉저항이 높게 나타나긴 하였으나, Fig. 5의 Ioff-I_on측정에서 보듯이 TSV 공정을 포함한 구리 본딩에 의한 p-channel과 n-channel 특성에 변화가 없는 것으로 보고하였다.²⁹⁾

Fig. 3(b)의 구리 디싱 제어 기술은 SiO2 높이가 저감되 는 산화물 높이 저감 기술과 반대로 구리 CMP 공정의 구

리 디싱 조절로 SiO2와 비교하여 구리 높이를 수 나노미 터 낮추는 기술이다. 본 기술은 Xperi의 direct copper bonding(DBI)으로 알려진 기술로 최근 적층 소자 패키징 공정에서 가장 관심이 되고 있는 구리 본딩 기술이며,^20,21)

Fig. 2. Sony IMX260 image sensor by Chipworks.

Fig. 3. Hybrid bonding flows: (a) oxide recess control method and (b) Cu dishing control method.

Fig. 4. Cross-sectional image of stacked SRAM device.

Fig. 6은 DBI 기술을 이용하여 본딩된 단면을 보여주고 있다. SiO2와 SiO2가 먼저 옥사이드 본딩을 한 후 후속 열 처리 공정에서 구리 본딩이 진행되는 방식으로서 Fig. 7 에서 보듯이 열 처리 공정동안 구리에 열 팽창(thermal expansion)이 야기되고, 이로 구리 디싱으로 벌어진 구리 -구리 계면에 압축 응력(compressive stress)이 발생하여 구 리 본딩이 진행되는 것으로 알려져 있다. 그러나, 명확한 본딩 메커니즘에 대한 추가적 연구가 필요하다.

Leti의 Beilliard 연구진은 Cu-SiO2 하이브리드 본딩 시 Fig. 8에 설명한 구리 본딩이 시작되는 본딩 프론트 (bonding front) 부분이 매우 중요한 것으로 보고하였다.¹⁹⁾ 본딩 공정 시 구리의 항복강도, 가열(heating)과 냉각 (cooling)시간 동안 구리 내 발생하는 스트레스, 그리고 본 딩 프론트에 가해지는 압력을 이해하는 것이 필요하다고 발표하였다. 또한, 구리 디싱 제어 기술은 웨이퍼의 구리

디싱 균일도가 매우 중요하기 때문에 구리 CMP 공정이 핵심 공정이 되며, 구리 디싱 정도는 본딩 공정온도에서 구리의 열 팽창보다 작아야 한다.³⁰⁾ 구리 표면의 자연산 화구리(native copper oxide) 제거와 나노균열(nanocrack) 조절 또한 매우 중요한 부분이다.

4. 저온 Cu-SiO

하이브리드 본딩

구리 본딩은 이미 제조 완료된 소자의 성능을 저하시 킬 수 있기 때문에 일반적으로 비메모리 소자의 경우는 350^oC 이하 그리고 메모리 소자의 경우는 250^oC 이하의 저온 본딩이 요구되고 있다. 위 3절에서 설명한 Cu-SiO2

하이브리드 본딩 중 산화물 높이 저감 기술은 400^oC 이 상에서 열 압착 본딩을 진행하는 고온 본딩 방법이고, 구 리 디싱 제어 기술은 상온에서 SiO2-SiO₂본딩을 먼저 진 행한 후 150~300^oC 사이에서 열처리를 통해 구리를 본딩 하는 저온 본딩 방법으로 현재 가장 대표적인 저온 Cu- SiO₂ 하이브리드 본딩 공정이다. 그러나, Fig. 9과 같이 본 딩 강도가 낮을 수 있고, 구리 계면에 존재하는 불안정한 자연산화구리가 구리 계면에서 확산되어 나노 공극 (nanovoid)을 채우기도 하는 반면 Fig. 10에서 보듯이 구 리 본딩 계면에 남아 있어 결정 결함을 형성한다고 보고 되었다.³¹⁾

저온에서 구리 확산을 높이기 위한 방법으로 구리의 결 정 방향 연구도 진행되고 있으며, 높은 (111) 결정방향을 가지는 구리의 경우 활발한 구리 확산으로 약 150~200^oC 에서 구리 본딩이 진행될 수 있다고 보고되었고,^32-34) Fig.

11은 (111) 결정방향으로 성장된 구리를 200^oC에서 1시간 열 압착 본딩 후 본딩 단면을 보여주고 있다.³²⁾본딩 시 위 아래 웨이퍼의 온도를 다르게 하여 temperature gradient 를 이용하면 구리 확산이 더욱 잘 일어난다는 보고도 있다.³⁴⁾

플라즈마 전처리 방법 중에는 구리 표면의 자연산화구 리를 제거하고 구리 표면을 구리 질화물로 패시베이션 (passivation)하는 방법이 있다.^5,8,35) 구리 질화물 박막은 구 리 표면의 산화를 방지하고 억제할 뿐 아니라 화학양론 (stoichiometry)과 결정구조에 따라서 100~470^oC 사이에서

Fig. 5. I

−I

characteristics of n- and p-channel 65-nm

MOSFETs for two thinned (open circles) wafers in stacked configuration and standard nonbonded wafers (closed circles).

Fig. 6. Cross-section image of DBI bonding (10 mm circular pads).

Fig. 7. Schematic diagram of DBI bonding mechanism.

Fig. 8. Schematic description of Cu-SiO

bonding mechanism

analysis.

분해된다고 보고되어 있고,³⁶⁾이에 200^oC 이하의 저온 Cu- SiO₂하이브리드 본딩에 높은 적용 가능성을 보이고 있 다. 또한, Cu3N 박막이나 Cu4N 박막은 전기전도도가 반 도체 이상으로 높다는 장점도 있다.

진공에서 아르곤(Ar)과 질소(N2) 플라즈마 처리를 순차 적으로 이용하는 2단계 플라즈마 처리 공정은 Park 연구 진 논문에 보고되었다.⁸⁾ 8인치 웨이퍼 위에 SiO2/Ti/Cu를 증착한 후 아르곤 플라즈마로 이물질 및 구리 산화물을 제거한다. 이어서 질소 플라즈마로 구리 표면 패시베이 션을 위한 구리 질화물 박막을 형성하게 된다. Fig. 12는 아르곤과 질소를 이용한 2단계 플라즈마 처리를 한 시편 들의 N1s와 O1s XPS profile을 보여주고 있다. 플라즈마 를 처리하지 않은 시편과 비교하여 2단계 플라즈마를 처 리한 시편에서 구리산화물이 제거되고 구리 질화물이 잘 형성된 것을 확인할 수 있다. 그리고 Fig. 13은 구리 질화

물 패시베이션 공정을 거친 구리 웨이퍼를 300^oC에서 본 딩한 시편의 SAT(scanning acoustic tomography) 이미지이 다. 웨이퍼 중앙에 일부 본딩되지 않은 부분(흰색 영역) 이 있으나, 이는 구리 박막이 blanket으로 증착되었고, CMP(chemical mechanical polishing) 처리를 하지 않았기 때문으로 보인다. 그럼에도 불구하고 Fig. 13 SEM 이미 지에서 구리 계면에서 확산이 일어난 것을 관찰할 수 있 으며, 이는 저온 구리 본딩 가능성을 보여주었다.

최근에는 Cu-SiO2 하이브리드 본딩과 SAB 기술을 결 합한 친수성(hydrophilic) 저온 구리 본딩이 보고되었다.³⁷⁾ 본 기술은 Si이 포함된 아르곤(Ar) 빔(beam)을 이용하여 구리 표면을 클리닝하고 활성화시킨 후 Fig. 14에 설명한

Fig. 12. N1s and O1s XPS profiles of copper nitride passivated

sample fabricated by two-step plasma treatment.

Fig. 13. SAT and SEM images of 8-inch Cu-Cu wafer bonded at 300

C.

Fig. 14. Process flow of the combined SAB with (a) UHV bonding and (b) hydrophilic bonding.

Fig. 9. Bonding toughness with annealing temperature.

Fig. 10. TEM cross section of a blanket Cu/Cu direct bonding after 200

C post bonding anneal for 30 min.

Fig. 11. TEM image of two highly (111)-oriented Cu films bonded

at 200

C for 1 hour (Left) and Cross-sectional HRTEM

image of the bonding interface (Right).

친수성 본딩으로 구리를 200^oC에서 본딩하는 공정이다.

SiO₂-SiO₂ 본딩은 SiO2 면을 SiOx 면으로 변경한 후 많은 Si-OH 자리에서 Si-O-Si 본딩을 형성하는 것이고, 구리- 구리 본딩은 Fig. 15(e)와 같이 본딩 계면에서 산소가 확 산되면서 구리-구리 본딩을 형성하는 것이다. 하지만, Fig.

16에서 보듯이 본딩 계면에 일부 CuOX 층이 남아있게 되 고, 구리의 계면에너지는 약 2.5 J/m²으로 보고되었다.³⁷⁾ Cu/SiO₂하이브리드 본딩에서 필요한 구리 계면에너지 값 은 아직 명확하지 않으나, 약 5 J/m²가 되어야 한다는 보 고도 있다.³⁸⁾

5. 결 론

본 논문은 차세대 적층 소자 패키징 공정 중 구리 본딩 의 중요성과 특히 Cu-SiO2하이브리드 공정의 필요성, 종 류, 그리고 저온 구리 본딩에 대한 연구 동향을 설명하였 다. 구리는 산소와 쉽게 반응하여 구리 산화물을 형성하 기 때문에 구리 산화물 제거 방법과 추가 산화방지 방법 이 중요하며, 특히 Cu-SiO₂ 하이브리드 본딩은 구조 상 표면 평탄화 공정이 반드시 필요하고 구리 디싱 조절이 매우 핵심적인 공정이다. 웨이퍼 대 웨이퍼 Cu-SiO₂ 하이

감사의 글

This research was supported by Basic Science Research Program through the National Research Foundation of Korea (NSF) funded by the Ministry of Science and ICT (NRF- 2018R1A2B6003921).

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• 박해성

• 서울과학기술대학교 일반대학원 기계공학

• E-mail: [email protected]

• 김사라은경

• 서울과학기술대학교 나노IT디자인융합대 학원 나노IT융합공학

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