김 은 규 (한양대학교 물리학과 교수, ek-kim@hanyang.ac.kr) 안 창 완 (한양대학교 물리학과 석박통합과정, anchw93@naver.com)
제3절 나노기억소자 08
1 기술 개요
1.1. 기술 정의
● 높은 종횡비의 패터닝 기술과 낮은 스트레스를 갖는 박막 기술을 통해 구현된 수직형
3D
구조의NAND
메모리 소자1)- 각종 이미지, 동영상 매체의 보급과 모바일 기기의 데이터 용량 증가로 인하여 기존 하드디스크를 대체하여 Solid State Disk 제품이 널리 이용되고 있으며, 고집적이 가능한 3D 스토리지 소자의 필요성이 강조되는 추세
그림 1 3D NAND array P-BiCS 구조2)
1) 수직형 3D 구조의 NAND 플래시 메모리가 대세를 이루고 있으며, 200단 이상의 고집적도를 구현할 수 있을 것으로 기대 2) https://m.eet.com/media/1174431/pbics500.jpg
1.2. 핵심 요소 기술 및 내용
●
Peripheral Under Cell
- Si 기판에는 Cell 동작을 위한 Peripheral Transistor들을 배열하고, 그 위로 증착 공정을 통해 Cell array를 구성하는 방법3)
- 적절한 Metal 배선 구성과 함께 Peripheral 부 면적을 큰 폭으로 줄일 수 있는데, 3D array에서만 구현할 수 있는 구조로써 큰 폭의 Chip size 개선이 가능
- Cost down 면에서 2D 대비 3D array의 핵심 요소 기술
●
Tunnel Oxide
의Band engineering
4)- 높은 전기장에서는 Tunneling 특성을 강화하여 높은 Program Vt와 더 낮은 Negative Erase Vt를 구현 하면서도 낮은 전기장에서는 Tunneling 특성을 제어하여 Disturb와 Data 보존능력을 개선하는, win-win 전략을 위한 Tunnel Oxide 구조 변경을 진행 중
- Tunnel Oxide 구조를 기존의 Oxide 단일막 구조에서 3중막 구조로 변경시, Oxide와 Oxide 사이에 Band Gap이 작은 소재(주로 Nitride)을 형성하는 구조
●
Vertical Channel 3D NAND Flash Array
구조- Cell array를 수평 방향으로 형성하는 F.G Flash의 Scale down의 한계로 인한 고집적화의 어려움을 극복 하려는 돌파구로써 Cell array를 수직 방향으로 형성하는 3D array 구조 제안5)
- 적층 layer 수를 증가하면 Cell density가 증가하는 구조로 Scale down 없이도 Cost down 할 수 있는 유용한 구조
1.3. 잠재 수요 분야 및 기대효과
●
5G
기술- 5G 시대의 개막은 H/W 부품업체에 커다란 호재로 작용
- 5G 스마트폰의 재료비는 높아질 가능성이 높고 스마트폰의 통신모뎀, 디스플레이, MLCC, Memory, Camera 등 전방위적 스펙 상향이 필요6)
3) SK하이닉스에서 적용 중
4) Tunnel Oxide의 Band engineering 기술은 CTD Cell, F.G Cell에서 도약의 기반을 제공하는 기술
5) 다양한 Array 구조와 F.G type, Charge Trap Nitride(CTN) type 의 단위 Cell 구조가 제안되었지만, 비교적 단순한 구조로 인해 Scaling 관점에서 좀 더 유리하여 대부분의 NAND Flash 업체가 CTN type Cell 구조를 적용
6) High-end 스마트폰은 8K 해상도 지원이 필수적이고, 고용량 Storage를 장착한 스마트폰 비중도 확대될 것으로 전망되며, 2020년부터 본격적인 5G의
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AI
기술- 인공지능(AI)에 필요한 In-Memory Computing은 처리해야할 데이터를 Storage에 저장하지 않고, Memory상에 저장해 두고 처리하는 방식으로, 기존 방식과 달리 주요 데이터가 모두 메인 메모리에 저장되어 컴퓨팅 속도가 획기적으로 향상
-DRAM에 얹히는 DIMM 모듈에 NAND와 Super Capacitor를 장착하면, 전원 공급 중단 시에도 데이터를 안전하게 저장 및 복구 가능7)
1.4. 해결해야 할 기술 이슈
● 식각 기술
-96단 낸드의 종횡비(A/R)는 1:70 이상으로, 현재는 이온의 반응으로 식각이 진행되는 반응성 이온식각 (RIE) 기술이 활용되지만 오래 걸리고 수율이 저조
- 더욱이 층고가 높아지면 셀 아래로 내려갈수록 이온의 수가 줄어들고 식각 속도가 떨어져 균일성을 확보 하기가 난해
- 불소계 고밀도 플라즈마를 활용한 극저온 식각 기술을 활용하면 상대적으로 스트레스가 적고 균일도를 확보할 수 있지만, 처리량(Throughput)이 급격히 감소할 뿐만 아니라 난이도 및 비용이 증가
● 증착 기술
- 수백 개의 층을 정확한 두께로 균일하게 쌓아올리기가 어렵고, ALD 이용 시 처리량이 많다는 문제가 있으며, 증착 과정에서 스트레스를 받아 층이 구부러지거나 하는 결함이 발생할 가능성이 존재 - 때문에 단일 영역에서 층고를 쌓아올리는 ‘싱글 덱 스택(Single Deck Stack)’으로는 층고를 높이는 데
한계가 있을 것으로 예상8)
표 1 3D NAND 기술 로드맵9)
구 분 2016-2017 2018-2019 2020-2021 2022-2023
적층단수 48 64 96 128 256 512
용량(TLC 기준) 256~512Gb 512Gb~1Tb 512Gb~2Tb 1~3Tb 2~6Tb 4~12Tb
홀 간격 4 4 4~8 8 8 8
수직 간격 50~70mm 40~60mm 40~60mm 40~50mm 40~50mm 40~50mm
비트라인 임계치수 20 20 20~40 ~40 ~40 ~40
홀 CD 65~100 65~101 65~102 65~103 65~104 65~105
멀티 스태킹 × × × × ○ (2~4) ○ (4~8)
7) 고 집적도의 NAND 개발이 필수적
8) 128단 이상부터는 멀티 스태킹 기술을 활용할 가능성이 높은데, 2개 이상의 덱(Deck)을 쌓아 올리는 방식이기 때문에 이전보다 생산량은 줄어들고 공정단계 (step)와 시간이 늘어나는 것이 불가피하지만 수율 확보는 상대적으로 용이
9) lmec, KIPOST 재구성 (2018.11.05.)
2 기술 동향
2.1. 국내 동향
● 삼성전자
- 플로팅게이트 대신 부도체인 CTF(Charge Trap Flash)와 컨트롤게이트를 층층이 쌓은 3D 낸드를 구현10) - 실리콘 질화물(SiN)과 실리카(SiO2)를 층층이 쌓아 CTF를 만들고, 구멍(hole)을 뚫어 전하를 채우고
비우는 방식으로 데이터를 저장 및 삭제
●
SK
하이닉스- 96단 TLC 낸드는 CTF(Charge Trap Flash)와 PUC(Peripheral Under Cell)을 결합한 4차원(4D) 구조 - 한 칩 하나에 총 64Gb의 용량을 담을 수 있어 기존 256Gb 3D 낸드 2개를 완벽히 대체 가능 개발 중인
128단 낸드도 96단 낸드와 같은 구조
- 3D CTF 구조에 셀 작동을 관장하는 주변부 회로를 CTF 아래에 배치하는 PUC 기술을 적용, 업계 최고 수준(Best in Class)의 성능과 생산성을 달성11)
2.2. 해외 동향
●
TOSHIBA,
일본- 파이프 모양의 ‘비트 코스트 스케일링(P-BiCS)’이라고 부르는 3D 낸드 기술을 활용
- ‘소노스(SONOS･Si/Oxide/Nitride/Oxide/Si)’셀을 올려 게이트를 먼저 구현하였으며, 32단 낸드를 2개 형성해 접어서 64단을 만들고, 같은 방식을 적용하여 48단 2개로 96단을 만드는 ‘멀티 스태킹 (Multi-stacking)’ 기술을 적용12)
10) 4세대 대비 초당 데이터 전송속도 1.4배, 생산성 30% 향상
5세대 V낸드(92단)는 회로 설계 기술로 초고속･저전압 동작을 구현하면서 쓰기 속도를 높였고 읽기 응답 대기 시간은 단축 컨트롤게이트를 구성하는 텅스텐(W)을 ALD로 얇게 깔아 동작 오류를 줄이고 판독 범위를 확대
11) 172단 512Gb 3D 낸드보다 칩 사이즈는 30% 이상 감소, 웨이퍼 당 생산할 수 있는 칩의 개수가 50% 증가 쓰기, 읽기 성능은 72단 제품보다 30%, 25% 증가
칩 내부에 플레인(Plane)을 4개 배치, 데이터 대역폭을 32Kb에서 64Kb로 2배 증가
다중 게이트 절연막 구조와 새로운 설계 기술을 도입, 입출력(I/O) 당 전송 속도는 1,200Mbps까지 높이고 동작전압은 1.2V로 낮춰 전력 효율도 72단 대비 150% 개선
12) 1단일 스택에서 적층단수를 높여가는 것보다는 생산성이 떨어지지만 만들기는 용이
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Micron,
미국-4세대 낸드(128단 예상)부터 CTF 방식을 적용하기로 했는데, 이는 CTF 방식으로 제조 비용을 낮추려는 전략으로 파악 가능13)
3 시사점(기술수준)
● 현재 대한민국의 수직형
3D
나노스토리지 기술은100%
수준- 삼성전자는 수직 3D 스토리지 기술의 발명, 개발, 제품화에 성공하여, 세계적인 기술의 리더십 확보 - 고 이동도 및 저온 공정의 채널 소재에 대한 연구가 진행
-NAND는 재고 증가와 공급 초과의 지속으로 가격이 점차 하락하고 있으므로 원가 절감 및 3D NAND 기술의 고도화가 필요할 것으로 예상되며, 경쟁기관 대비 약점은 부재
- 미국의 Micron이나 일본의 TOSHIBA의 빠른 추격이 예상되고 있어, 기술의 리더십을 유지하는 것이 관건
13) 지난 8월 개최된 ‘플래시메모리서밋(FMS) 2018’에서 러스 메이어(Russ Meyer) 마이크 론 부사장은 “4세대 낸드부터 ‘charge trap cell’ 기술을 사용할 것”이라며 “이를 통해 4세대 낸드의 대역폭은 96단 낸드보다 30% 향상되고 전력소모량은 40% 줄어들 것”이라고 설명