A Design and Fabrication of PLL Frequency Synthesizers

碩士學位論文

能動 濾波器를 利用한

PLL 周波數 合成器 設計 및 製作

A Design and Fabrication of PLL Frequency Synthesizers

with Active Filters

國民大學校 大學院 電子工學科

高 正 連

能動 濾波器를 利用한

PLL 周波數 合成器 設計 및 製作

A Design and Fabrication of PLL Frequency Synthesizers

with Active Filters

指導敎授 林 在 鳳

이 論文을 碩士學位 請求論文으로 提出함

2001년 월 일

國民大學校 大學院 電子工學科

高 正 連

2001

이 論文을 高 正 連의 . 碩士學位 論文으로 認准함

2001년 월 일

審査委員長 吳 夏 嶺 ^印 審 査 委 員 林 在 鳳 印

審 査 委 員 朴 永 鎰 ^印

國民大學校 大學院

감사의 글

오늘의 제가 있기까지 많은 조언과 충고를 아끼지 않으시고 밤늦게까 지 지도하여주신 임재봉 교수님께 진심으로 감사드리며, 논문이 완성되 기까지 심사해 주시고 조언을 해주신 오하령 교수님, 박영일 교수님께 감사드립니다. 또한 대학시절부터 지금까지 열정으로 저희를 가르쳐주 신 김도현 교수님, 조홍구 교수님, 사공석진 교수님, 김기두 교수님, 안 현식 교수님, 김동명 교수님, 강동욱 교수님, 김대정 교수님, 성영락 교 수님, 홍성수 교수님께 감사드립니다.

항상 후배들에게 많은 지원을 해주시고 많은 가르침을 주신 변종대 선 배님, 김진수 선배님, 박준석 선배님, 조기현 선배님, 조성민 선배님, 권 순태 선배님께 깊은 감사를 드립니다. 2년의 대학원 시간동안 같이 생 활하고 공부하였던 김후종 선배님, 김종옥 선배님, 정명섭 선배님, 김정 훈 선배님, 이동규 선배님, 김 혁 선배님, 원용준 선배님, 노학재 선배 님, 이동석 선배님, 하태웅 선배님, 김상훈 선배님, 박환준 선배님, 이구 섭 선배님, 박태훈 선배님, 최연규 선배님, 김동억씨, 이지성씨에게 감사 의 마음을 전합니다.

본 논문의 실험을 위해 여러 가지 기자재 및 도움을 주신 (주)에이텔 의 직원분들께도 감사드립니다.

저에게 항상 힘이 되어주고 격려를 해준 안병구 선배님, 상진이, 광민 이,윤희, 동수, 정현이, 민형이, 민선이에게 진심으로 고마운 마음을 전 합니다.

그리고 항상 든든한 버팀목으로 제 곁에 있어준 연규 오빠에게 진심으 로 감사드립니다.

마지막으로 사랑과 믿음으로 보살펴 주신 아버지, 어머니, 언니들, 형 부들, 오빠, 조카들에게 감사의 마음을 전하여 이 논문을 드립니다.

- 목 차 -

그림목차 표목차 국문 요약

Ⅰ. 서론 --- 1

Ⅱ. PLL 이론 2.1 PLL 의 기본 이론 --- 3

2.1.1 주파수 분배기를 포함한 PLL --- 5

2.1.1.1 Prescaler Method --- 7

2.1.1.2 2s Modulus Prescaler --- 8

2.2 Noise 2.2.1 Phase Noise --- 10

2.2.2 RMS Noise --- 11

2.3 전압 제어 발진기 --- 13

2.3.1. 발진기 기본 이론 --- 13

2.4 Loop Filter 이론 --- 15

2.4.1 Caputre Range 와 Lock Range --- 16

2.4.2 수동 루프 필터 --- 17

2.4.3 능동 루프 필터 --- 19

2.4.3.1 Pre - Integrator가 포함된 능동 필터 --- 24

Ⅲ. PLL 설계 3.1 전압 제어 발진기 --- 27

3.1.1. 전압 제어 발진기의 측정결과 --- 30

3.2 능동 루프 필터 설계--- 33

Ⅳ. PLL 측정결과 --- 38

Ⅴ. 결론 --- 44

참고 문헌 영문 요약

그림 목차

그림 1 PLL 주파수 합성기 블록도 --- 2

그림 2.1 PLL의 기본회로 --- 3

그림 2.2 PLL에서의 파형 --- 4

그림 2.3 선형화된 PLL --- 5

그림 2.4 프로그램 카운터 --- 6

그림 2.5 Prescaler 방법을 사용한 PLL 주파수 합성기--- 8

그림 2.6 펄스 스왈로우 방법을 기초로 한 PLL주파수 합성기 --- 9

그림 2.7 이상적인 신호 --- 11

그림 2.8 실제적인 신호 --- 11

그림 2.9 시간축상의 신호의 RMS Noise의 예 --- 12

그림 2.10 발진기 회로 구성도 --- 14

그림 2.11 캡쳐 레인지와 락 레인지 --- 17

그림 2.12 Lag 필터 --- 19

그림 2.13 Lag - Lead 필터 --- 19

그림 2.14 Lag 필터의 주파수 응답 --- 19

그림 2.15 Lag - Lead 필터의 주파수 응답 --- 19

그림 2.16 능동 루프 필터 --- 21

그림 2.17 기준값을 갖는 능동 루프 필터 --- 22

그림 2.18 평형 루프 필터 --- 23

그림 2.19 루프 필터 주파수 응답 --- 24

그림 2.20 PLL 전달함수 주파수 응답 --- 24

그림 2.21 Pre - Integrator 필터 --- 26

그림 3.1 전압 제어 발진기 회로도 --- 28

그림 3.2 선형 해석에 의한 VCO의 발진 조건 --- 29

그림 3.3 Oscport --- 30

그림 3.4 비선형 해석에 의한 VCO의 Power Spectrum --- 30

그림 3.5 제어 전압 변화에 따른 출력 주파수 변화 --- 31

그림 3.6 전압 제어 발진기 출력 특성 --- 33

그림 3.7 PLL 2차 응답 특성 --- 35

그림 3.9 루프 필터의 시뮬레이션 결과 --- 37

그림 4.1 PLL 주파수 합성기 블록도 --- 38

그림 4.2 기준 주파수 출력 특성 --- 39

그림 4.3 PLL 주파수 합성기 출력 특성 --- 40

그림 4.4 PLL 주파수 합성기의 출력 평탄도 --- 40

그림 4.5 PLL 주파수 합성기 위상잡음 특성 --- 41

그림 4.6 PLL 주파수 합성기의 RMS Noise 특성 --- 41

그림 4.7 PLL 주파수 합성기의 Locking Time --- 43

표 목차

표 1 PLL주파수 합성기의 설계 목표 --- 2

표 2.1 수동 루프 필터의 파라미터 --- 18

표 3.1 전압 제어 발진기의 설계 목표 --- 27

표 3.2 VCO의 위상 잡음 , RMS Noise 출력 특성 --- 31

표 4.1 PLL 주파수 합성기 위상 잡음 , RMS Noise 출력 특성 --- 42

국문 요약

본 논문에서는 VCO , PLL Loop Filter를 설계 제작하여 차량 위치 추적 장치에 사용하기 위한 PLL 주파수 합성기를 설계, 제작하였다.

PLL의 Loop filter는 능동 루프 필터와 수동 루프 필터로 나뉠 수 있 다. 본 논문에서는 위상 잡음 특성보다는 locking time에 중요시되므로 능동 루프 필터를 구성하였다. 또한 능동 루프 필터는 전압제어발진기 의 제어 전압 범위가 넓어지는 특징이 있다. VCO는 비선형 기법에의해 설계하였다.

Simulation Tool은 Agilent사의 Ads를 사용하였다.

PLL 주파수 합성기의 주파수는 Tx band는 420MHz ~ 440MHz , Rx band는 460MHz ~ 470MHz이다. 출력 전력은 2.5dBm±0.5dB, offset 주 파수가 10kHz일 때의 위상 잡음은 -73.17dBc/Hz 이하, offset 주파수가 100kHz일 때의 위상 잡음은 -103.83dBc/Hz 이하의 특성을 가지며, 또 한, RMS Noise는 5.7060 degrees이하의 값을 갖는다. 또한 locking Time은 1.48ms이하의 특성을 갖는다.

Ⅰ. 서론

무선기술의 발달로 블루투스, 무선 LAN, 차량 위치 추적 시스템과 같은 무선 통신 기술을 활용한 시스템들이 개발되고 있다.

이 중에서 차량 위치 추적 시스템은 움직이는 차량의 현재 위치와 진행 방향 등 운행현황을 파악함으로써 차량 도난 방지와 교통의 원활한 흐 름 등을 효율적으로 감시하는 시스템이다.

차량 위치 추적 단말기는 차량에 부착되어 차량의 위치 및 정보 등을 무선망을 사용하여 주고받을 수 있는 단말기이다.

본 논문에서는 차량 위치 추적 장치를 위한 단말기용 PLL(Phase Lo- cked Loop) 주파수 합성기를 제작하였다. PLL 주파수 합성기의 출력 신호는 차량 위치 추적용 단말기의 송신단에서는 반송파로 사용하며, 수신단에서는 수신 감도와 선택도에 영향을 준다. 그러므로 주파수의 정확성이 요구된다.¹⁾

PLL 주파수 합성기는 PLL IC, Loop Filter, VCO(Voltage Controlled Oscillator)로 구성된다.

Loop Filter 설계시 Op-Amp를 이용함으로써 위상검출기에서 출력되 는 위상 오차에 대한 전압 레벨이 작더라도 이를 증폭시켜 VCO가 Lock Range에서 동작할 수 있도록 충분히 큰 VCO의 제어전압을 발생 시켜 준다. 또한 Loop 이득이 증가함으로써 Locking Time을 빠르게 하였다.

아래의 그림과 표는 설계할 PLL 주파수 합성기의 블록도와 설계목표를 보여 주고 있다.

그림 1. PLL 주파수 합성기 블록도

Fig. 1. Block diagram of the PLL Frequency Synthesizer 표 1. PLL 주파수 합성기의 설계 목표

Table 1. Design Specification

시험 항목 허용값

Maximum Frequency ≥ 480MHz Minimum Frequency ≤ 410MHz Phase Noise @ 10KHz @ 420MHz < -70dBc/Hz Phase Noise @ 100KHz @ 420MHz < -95dBc/Hz Integrated RMS Noise @ 420MHz < 6 degrees Phase Noise @ 10KHz @ 470MHz < - 70dBc/Hz Phase Noise @ 100KHz @ 470MHz < -95dBc/Hz Integrated RMS Noise @ 470Mhz < 6 dgrees Lock Time (420MHz → 470 MHz) < 1.5ms Lock Time (470MHz → 420 Mhz) < 1.5ms

Ⅱ. PLL 이론

2.1 PLL 기본 이론

PLL이란 Phase Locked Loop의 약어이며, 출력의 신호 주파수를 항상 일정하게 유지하도록 구성된 주파수 부궤환 회로이다.

그림 2.1. PLL의 기본회로 Fig. 2.1. Basic block diagram of PLL

PLL은 그림 2.1과 같이 기준 발진기 (Crystal Oscillator), Phase Det- ector (P/D), Low-Pass Filter (LPF) 와 VCO로 구성되어진다. PLL의 동작 원리는 비교 기준 주파수 fr과 VCO 출력으로부터의 귀환신호 fo 간의 위상차 Δφ 에 비례하는 dc값의 출력을 발생한다. 이 출력은 pulse적으로 고조파 성분을 많이 포함하고 있기 때문에 LPF로 이 고조 파 성분을 적분하여 직류 제어신호로 하여 VCO의 입력에 가한다.

VCO의 입력 전압은 입력 신호와 local oscillator사이의 차를 감소시키 는 방향으로 VCO의 주파수를 변화시킨다.

두 입력의 위상차가 ‘0’이 되었을 때 루프(Loop)는 phase lock 또는 locked되었다고 말하여진다.

비록 위상검출기가 비선형 이어서 PLL도 비선형 이지만 Loop가 lock이

그림 2.2. PLL에서의 파형 Fig. 2.2. Waveforms in a PLL

루프가 locked되었을 때 위상검출기 출력전압이 두 입력사이의 위상차 에 비례한다고 가정하면 위상 검출기 출력 신호 Vd는 식 (2.1)과 같이 표현된다.

V_d= K_d( θ_i- θ_o) (2.1) ( θ_i, θ_o : 입력과 VCO 출력 신호의 위상, K_θ : 위상검출기 이득 factor, 단위 : voltage/radian)

VCO의 전달특성은 식 (2.2)와 같이 표현된다.

Δω = d θ_o

dt = K_o V_e (2.2)

( V_e :LPF 출력에서의 전압, K_o : VCO의 이득 factor )

Laplace transform을 사용하여 폐회로 전달함수는 식 (2.3)과 같이 표 현된다.

θ_o

θ_t = K_d* K_o( s) * F( s)

1+ K_d* K_o( s) * F( s) (2.3) (F(s) : LPF의 전달함수)

위상은 주파수를 시간에 대해 적분한 것이므로 VCO의 이득을 표현하

면 식 (2.4)와 같다.

K_o(s) = K_o

s (2.4)

그러므로 PLL의 선형적인 전달 함수는 식 (2.3)과 식 (2.4)에 의해 식 (2.5)와 같이 표현된다.²⁾

H(s) = K_d* K_o* F( s)

s + K_d* K_o* F( s) (2.5)

2.1.1 주파수 분주기를 포함한 PLL

위상 검출기는 VCO의 출력 주파수를 1/N로 나누어주는 주파수 분주 기를 거친 신호와 기준 주파수를 1/M으로 나누어주는 주파수 분주기를 거친 신호를 비교한다.

그림 2.3. 선형화된 PLL Fig. 2.3. Linearized PLL

f_r,in

M = f_v,in

N 가 되도록 위상 검출기는 VCO 주파수를 조절한다.

그러므로 폐루프 전달함수는 식 (2.6)과 같이 표현된다.

H^'( s) = K_d* K_o* F( s) s + K_d* K_o* F( s)

N

(2.6)

( K_d : 위상 검출기 gain factor, K_o : VCO의 gain, F( s) : LPF의 전달함수)

보통 Frequency divider는 그림 2.4와 같이 programmable counters를 사용한다

그림 2.4. 프로그램 카운터 Fig. 2.4. Programmable Counter

PLL을 이용한 주파수 합성기를 설계할 경우에는 Loop locking time이 매우 중요한 설계사양이 된다. 이러한 locking time을 수식적으로 표현 하면 식(2.7)와 같이 표현할 수 있다.

t_L= t_L,freq+ t_L,phase (2.7)

t_L,freq≅[ ΔωΦ

K_o K_d/N( R₂ R₁)- sin θ_o] (sec) (2.8)

t_L,phase≅ 2N

K_o K_dcos ε_ss ln ( 2

ϒ_lock ) (sec) (2.9) tL : PLL의 locking time

t_L,freq : 주파수 locking time

t_L,phase : 위상 locking time

ωΦ : 초기상태에서 VCO가 동작할 수 있는 범위 θ_o : 초기상태에서 위상차

ε_ss : Steady state error

ϒ_lock : Steady state error의 편차

식 (2.7) ~ (2.9)에서 보여 주듯이 locking time이 적으려면 loop의 분 주비 N이 적어야 하며 VCO와 위상검출기의 이득 K_o 와 K_d가 큰 값을 가져야 한다. 또한 PLL의 locking time은 loop bandwidth에 의해 영향을 받는다. 그러므로 작은 locking time을 얻기 위해서는 기준주파 수가 높고 loop bandwidth가 넓어야 하지만 locking time과 잡음 특성 과는 서로 상반되므로 설계시 유의하여야 한다.

2.1.1.1 Prescaler Method

만약 입력 신호의 주파수 f가 너무 높다면 분주기는 고속으로 동작하 는 분주기인 prescaler를 삽입하여 사용할 수 있다.

Prescaler 주파수 분주비는 고정되어 있다. Prescaler 주파수 분주비가 P이고 Programmable Counter 주파수 분주비가 N이면 전체 주파수 분 주비는 P*N이 된다.

Prescaler를 사용한 PLL에서는 channel space가 f_REF * M/P으로 된 다.

그림 2.5. Prescaler 방법을 사용한 PLL 주파수 합성기 Fig. 2.5. PLL Frequency Synthesizer Using Prescaler Method 기본구조의 PLL Synthesizer에 비하여 가변 분주기가 분주해야할 주 파수 범위가 M/P로 좁아지고, 동시에 고정 분주기인 presclaer는 가변 분주기인 N 분주기에 비하여 일반적인 가용주파수 범위가 훨씬 넓어진 다.

그러나, f_REF가 낮으면 고유주파수 ω_n도 낮아지므로, PLL Synthes- izer의 응답속도가 길어지는 단점이 있다. 이러한 단점을 보완한 구조로 펄스 스왈로우 카운터를 사용한 2s modulus prescaler PLL Synthesi- zer를 사용한다.

2.1.1.2 2s Modulus Prescaler

Channel space가 기준 주파수, fREF와 같을 때 그 기술을 Pulse sw- allow method라고 한다.

이 방법은 주파수 분주비를 그림 2.6에서 보여지듯이 조절신호에 의해 변화할 수 있는 prescaler를 사용한다.

prescaler 주파수 분주비는 P 혹은 P + 1이다. 카운터는 programmable 카운터와 prescaler를 조절하기 위해 사용하는 swallow 카운터로 구성

되어있다.

스왈로우 카운터가 동작되면 prescaler 주파수 분주비는 P + 1이다.

programmable 카운터와 스왈로우 카운터는 N > S 조건에서 병렬로 동작한다. 스왈로우 카운터는 S까지 카운트하고 나서 prescaler를 스위 치하기 위해 modulus 신호를 발생한다. 그 다음에 prescaler의 주파수 분주비는 P가 된다. 스왈로우 카운터가 S까지 카운트할 때 까진 주파 수를 나누는 시간주기동안 전체 주파수 분주비는 (P+1)*N이다.

programmable 카운터가 주파수를 나누는 나머지 시간 주기, N-S동안 전체 주파수 분주비는 P * N이다. 출력 신호 주파는 식 (2.10)과 같이 표현된다.

f_o= f/( P * N + S) (2.10) P는 S가 아니라 N에 대한 계수이다. 주파수는 단지 f_REF /M에 의해 변화한다. 펄스 스왈로우 방법과 prescaler 사용에 의해 f_REF/M의 ch- annel space를 구할 수 있다.

그림 2.6. 펄스 스왈로우 방법을 기초로한 PLL 주파수 합성기 Fig. 2.6. PLL Frequency Synthesizer Based on Pulse Swallow

Method

이러한 펄스 스왈로우 카운터를 사용한 2s modulus prescaler - PLL 방식은 f_REF를 많이 낮추지 않고 저속으로 동작하는 programmable 분주기와 고속으로 동작하는 분주기인 prescaler를 분리할 수 있기 때 문에 무선통신이나 이동통신과 같은 시스템에 고주파용 PLL Synthesi- zer로 널리 사용된다.

2.2 Noise

2.2.1 Phase Noise

구성된 소자나 외부의 장치에 의해 삽입되는 잡음은 출력 신호의 주파 수와 amplitude에 영향을 준다.

일반적으로 주기적인 신호를 식 (2.11)과 같이 쓸 수 있다.

x( t) = Acos[ ω_ct + Φ_n( t)] (2.11)

함수 Φ_n( t)를 Phase Noise라 한다.

| Φ_n( t)| 《1 rad 이면 식 (2.11)은 식 (2.12)와 같이 표현될 수 있다.

x( t)≒Acos ω_ct - A Φ_n( t) sin ω_ct (2.12) 즉, Φn( t)의 스펙트럼은 ± ωc로 전송된다.

RF 응용에서 위상 잡음은 보통 주파수 범위에서 특징지어진다.

ω_c에서 이상적인 발진기 동작에 대해 스펙트럼은 임펄스 모양이지만 실제 발진기의 스펙트럼은 캐리어 주파수 주위에 ‘skirts'를 나타낸다.⁵⁾

그림 2.7. 이상적인 신호 그림 2.8. 실제 신호 Fig. 2.7. Ideal Signal Fig. 2.8. Actual Signal

Phase Noise L( ωm ) 은 식 (2.13)과 같이 표현된다.

L( ωm ) = (10log Noise Power in Hz at ωm)/ (Carrier Power) (2.13) 위상 잡음의 단위는 dBc / Hz이다.

즉, 중심주파수에서 몇 Hz 떨어진 (즉 특정 Offset 주파수에서) 지점 에서 중심주파수 신호 에너지보다 얼마나 전력이 떨어졌는가를 나타낸 다. 중심주파수 이외에서 뜨는 신호전력은 잡음이라고 볼 수 있기 때문 에 결국 Phase Noise라는 일종의 잡음으로 분류하는 것이다.

이러한 Phase Noise는 보내고자 하는 정보의 대역을 침범할 수 있으며 또 전체시스템의 감도에 영향을 주므로 매우 중요하다. ⁶⁾

2.2.2 RMS Noise

1 . RMS Phase Error In the Time Domain

구형파에서 riging edge는 원하는 시간에서 정확하게 발생하지 않고 .

의 평균값은 ‘0'이지만 변화는 ’0‘이 아니고 이것을 RMS phase error라 고 불린다.

그림 2.9. 시간축상의 신호의 RMS Noise의 예

Fig. 2.9. Illustration of RMS Noise Error a Signal In the Time Domain

2 . RMS Phase Error calculation From Frequency Domain

RMS Phase error = 180

π ⋅ ⌠⌡

∞

0 L( f)⋅df (2.14) Phase Noise는 특별한 주파수 출력에서 측정되어지기 때문에, 데시벨 scale로 표현되어지는 원하지 않는 noisy frequency의 전력과 carrier frequency 전력의 비로써 표현될 수 있다.

위상은 주파수의 적분이므로 Phase noise density는 특별한 주파수에 서 집중되어진 noise와 같은 것이다.

전체 phase error를 구하기 위해서 전체의 주파수 스펙트럼에 대해 phase noise(density)를 적분하는 것이 필요하다.

스펙트럼 분석기는 전압 대 주파수가 아니라 전력 대 주파수로 나타나 므로 RMS(Root Mean Square) error를 구하기 위해 적분된 결과에 square root를 취하여준다.

구하여진 수는 radians에서 크기가 없으므로 이것을 degrees로 바꿀 필요가 있다. ⁷⁾

2.3 전압 제어 발진기 (Voltage Controlled Oscillator)

VCO (Voltage Controlled Oscillator)는 직류전압으로 발진주파수를 제 어하는 회로이다.

VCO는 요구되는 주파수 범위를 커버할 수 있어야 되며, 자주발진주파 수가 온도, 사용시간에 따른 변화나 전원전압 변동, 부하조건 변동 등에 대하여 안정되어야 하고, C/N비가 커야되며 제어전압에 대해 선형적이 어야 한다. 이 모든 조건을 만족시키는 것은 어렵기 때문에 PLL응용에 대해 적절한 발진기를 선택해야한다.

VCO에서 가변소자를 대부분 바랙터(Varactor) 다이오드를 사용한다.

일반적인 VCO의 출력은 식 (2.15)로 표현된다.

y( t) = Acos( w_RF+ K₀⌠

⌡

t

- ∞ V_contdt) (2.15) ( w_RF : VCO의 자기 발진 주파수, K₀ : VCO의 이득, V_cont : 제 어전압 )

만약 V_cont 가 상수 전압 V_o라면 식 (2.15)은 다음과 같이 표현된다.

y( t) = Acos( ( w_RF+ K_vco V_o)t + φ_o) (2.16) ( φo : 위상의 초기값)

식 (2.16)에서 알 수 있듯이 Vcont가 상수라면 주파수는 Ko V_o에 의 해 조절되어진다.²⁾

2.3.1 발진기 기본 이론

발진기를 설계할 경우 공진기의 설계, 정합회로 설계, S-Parameter로

그림 2.10. 발진기 회로 구성도 Fig. 2.10. Block Diagram of an Oscillator 발진기의 정상상태에서의 발진 조건은 다음과 같다.

K = 1 - | S₁₁|²- | S₂₂|²+ | D|²

2| S₁₂ S₂₁| < 1 (2.17) D = S₁₁ S₂₂- S₁₂ S₂₁ (2.18) Γ_G S₁₁= 1 (2.19) Γ_L S₂₂= 1 (2.20) ( Γ_G : 능동소자에서 공진기로 바라본 반사계수, Γ_L : 부하로 바라본 반사계수)

능동소자는 식 (2.17)을 만족하도록 설계되어야 한다. 만약 식 (2.17)을 만족되는 않을 경우는 공통단자를 바꾸거나, 궤환(feedback) 회로를 사 용하여 능동소자가 불안정한 영역에 있게 한다.

공진기(Resonator)와 임피던스 정합회로(Matching Network)는 식 (2.19)과 식(2.20)이 만족되도록 설계한다.

식(2.19)을 다른 식으로 표현하면 식(2.21)와 식(2.22)과 같다.

R_in+ R_G= 0 (2.21) X_in+ X_G= 0 (2.22)

( Rin, Xin : 공진기에서 능동소자로 바라본 임피던스의 실수부와 허수부, R_G, X_G : 능동소자에서 공진기로 바라본 임피던스의 실수부 와 허수부)

위 식은 다음과 같이 증명될 수 있다.

S₁₁= R_in+ j X_in- Z_O

R_in+ j X_in- Z_O (2.23)

Γ_G= R_G+ j X_G- Z_O

R_G+ j X_G- Z_O = - R_in- Z_O- j X_in

- R_in+ Z_O- j X_in (2.24)

ΓG S11= - R_in- Z_O- j X_in

- Rin+ ZO- j Xin* R_in+ j X_in- Z_O Rin+ j Xin- ZO = 1

(2.25) ( Z_O : 전송선로의 특성 임피던스) ⁸⁾

2.4 Loop Filter 이론

Loop Filter는 위상 검출기의 출력 펄스를 filtering 하고, 결과인 dc 성 분은 VCO의 입력이 된다.

Loop Filter는 위상 비교기 출력의 리플 성분을 제거하여 제어전압을 직류로 만들어 VCO에 가하는 기능과, 루프 필터의 설계에 따라 PLL 시스템의 기본적인 특성, Locking time, 루프 이득, 루프 대역폭등이 결 정된다. 이것은 시스템의 자연주파수 ωn, 감쇄율과 밀접한 관계가 있 다.

필터의 형태는 Active 필터와 Passive 필터로 나눌 수 있다.

Passive형에는 Lag Filter, Lag Lead Filter등이 있으며 그 특징은 다음

·VCO 주파수 범위의 상하 부분에서 위상비교기의 변환이득이 크 게 변할 수 있다.

·어느 정도의 위상오차가 lock을 유지하는데 필요하다.

·교류이득이 없으므로 위상비교기의 출력이 VCO 변화 범위에 상 당하는 직류를 공급할 수 있는 것이 필요하다.

한편, Active Filter는 OP-Amp 나 Darilton 트랜지스터로 구성한다.

·직류 이득이 크므로 VCO의 제어 범위가 넓다.

·위상비교기로부터의 입력 누설전류가 적고 거의 위상오차가 없 는 lock상태가 된다.

·능동소자로 구성되므로 노이즈 성분이 발생할 수 있다.

Active Filter는 위와 같은 특징을 갖는다.

Active Filter는 lock 상태에서는 위상비교기의 출력이 하이 임피던스 가 되며, 필터의 입력 임피던스도 아주 높기 때문에 노이즈나 불필요한 신호가 혼입되기 쉽고, 액티브 소자의 전원에 리플 성분이 있으면 출력 축에 나타난다.

2.4.1 Capture Range 와 Lock Range

Capture Range는 lock이 안된 상태에서 VCO 제어전압을 증가 또는 감소시켜 lock이 되는 주파수 폭을 말한다.

Lock Range는 lock이 된 상태에서 VCO 제어 전압을 증가 또는 감소 시켜 lock이 유지되는 범위를 말한다.

만약 입력 신호 주파수가 VCO의 자기발진 주파수와 lock이 안된 상 태에서 매우 낮은 주파수로부터 천천히 증가한다면 주파수 f1에서 lock 이 될 것이다. 입력 주파수가 계속 증가한다면 자기 발진 주파수를 통 과하여 주파수 f2에서 unlock이 될 것이다.

반대로, 입력 신호 주파수가 VCO 자기 발진 주파수와 lock이 안된 상 태에서 매우 높은 주파수로부터 서서히 감소한다면 주파수 f3에서 lock 이 된다. 만약 입력 신호 주파수가 계속 감소한다면 자기 발진 주파수 를 통과하고 PLL은 주파수 f4에서 unlock이 된다. Lock Range와 Capture Range는 식 (2.26)과 식 (2.27)로 표현된다.

Δ f_H= ( f₄- f₂) (2.26) Δ f_L= ( f₃- f₁) (2.27) ( Δ f_H : Lock Range, Δ f_L : Capture Range )

Capture Range는 Lock Range 보다 클 수 없다.

그림 2.11. 캡쳐 레인지와 락 레인지 Fig. 2.11. Capture Range and Lock Range

2.4.2. 수동 루프 필터

수동 Filter에는 lag특성을 나타내는 1차 전달 함수의 LPF와 lag-lead 특성을 나타내는 2차의 전달 함수를 갖는 LPF가 있다.

Lag LPF는 그림 2.14에서 나타난 것처럼 f1까지는 unity gain을 갖고, f1이상에서는 신호를 감쇄 시킨다.

Lag - Lead LPF는 그림 2.15에서처럼 f1까지는 unity gain을 갖고 f1

에서 f2까지는 신호를 평균하여 감쇄시키고, f2이상에서는 다시 일정한 이득을 갖는다. ⁹⁾

표 2.1. 수동 루프 필터의 파라미터 Table 2.1. Parameter of Passive Loop Filters

Lag Filter Lag - Lead LPF 전달 함수

F(s)

1 CRS+ 1

C R₂s + 1 C( R₁+ R₂)s + 1 전체

폐회로 전달 함수

H(s)

ωn2

s²+2ξ ω_ns + ω_n²

s( 2ξ ωn- ( ωn2

/ kΦ kυ)) + ωn2

s²+ 2 ξ ω_ns + ω_n²

Cut off Frequency

ω_LPF

1 RC

1 ( R₁+ R₂)C Natual

Frequency ω_n

( k_Φ k_υ ω_LPF)^0.5 ( k_Φ k_υ ω_LPF)^0.5

Damping Factor ξ

1

2 ( ω_LPF k_Φ k_υ )

0.5 ω_n

2 ( C R₂+ 1 k_Φ k_υ )

그림 2.12. Lag 필터 그림 2.13. Lag - Lead 필터 Fig. 2.12. Lag filter Fig. 2.13. Lag - Lead

filter

그림 2.14. Lag 필터의 주파수 응답 그림 2.15. Lag - Lead 필터의 주파수 응답

Fig. 2.14. Frequency Response Fig. 2.15. Frequency Response of Lag Filter of Lag-Lead Filter

2.4.3 능동 루프 필터

Active Filter는 위상검출기에서 출력되는 위상 오차에 대한 전압 레벨 이 작더라도 이를 증폭시켜 VCO가 Lock Range에서 동작할 수 있도록 충분히 큰 VCO의 제어전압을 발생시켜 준다.

무한한 전압이득을 갖는 이상적인 Loop Filter를 포함하는 그림 2.3과 같은 형태의 PLL의 open loop의 전달함수는 식 (2.28)과 같이 나타내어 진다.

T( s) = K_o· K_d·F( s)

N·s (2.28)

( K_o : VCO의 이득, K_d : 위상검출기의 이득, N : 분주기의 분 주비)

F(s)는 PLL 합성기의 적분기의 전달 함수로서, 이 적분기를 OP - Amp를 사용하여 그림 2.16과 같은 Active Filter로 구현한 경우 전달 함수 F(s)는 식 (2.29)와 같이 표현할 수 있다.

F( s) = s τ₂+ 1

s τ₁ (2.29)

( τ1 : R₁C, τ₂ : R₂C )

식 (2.6) , (2.29)를 이용해 그림 2.3와 같은 PLL의 전체 전달 함수를 구 하면 식 (2.30)와 같이 나타낼 수 있다.

H(s) = K_d* K_o* F( s) s + K_d* K_o*F( s)

N

(2.30)

식 (2.30)을 고유주파수 ω_n 과 damping factor ξ 를 사용하여 식 (2.31)과 같이 나타낼 수 있다.

θ_o( s)

θ_i( s) = N⋅( 1+ s ⋅ τ₂) s²

ω_n² + 2⋅s⋅ξ ω_n + 1

(2.31)

( ωn = K_d⋅ K_o

N⋅ τ₁ , ξ = ω_n⋅ τ₂

2 )

위상 error는 식 (2.32)과 같이 표현되어진다.

θ_eo=- V_do

K_d + V_co

K_dF( 0) (2.32)

V_co는 주파수 ωo와 입력 주파수 ωi가 같기 위해 필요한 VCO의 제 어 전압이다.

능동 루프 필터에서 F(0) = ∞ 이면 식 (2.32)는 식 (2.33)과 같이 된다.

θ_eo=- V_do

K_d (2.33)

그림 2.16. 능동루프필터

Fig. 2.16. Active Loop Filter Using one Op - Amp K_h= R₂/ R₁, ω₂= 1/ R₂C

PLL의 안정화를 위한 negative feedback을 유지하기 위해서 능동 루 프 필터의 반전은 negative PD 이득 - K_d 혹은 negative VCO 이득

- K_o 를 동반 하여야한다.

그림 2.16에서 위상검출기의 특성은 V_do = 0 이다.

( V_do : PLL의 입력에서 신호가 없을 때 위상검출기의 free - running 전압 )

실제로 V_do는 ‘0’이 아니지만 능동 루프 필터와 함께 사용되어지는 위 상 검출기는 ‘0’인 V_do를 가져야 한다.

위상 검출기가 θ_e 에 대해 ‘0’이 아닌 V_ao를 갖는다면 그림 2.17과 같 이 나타내어질 수 있다.

만약 OP - Amp가 ground 가 아닌 Vr이 기준이 된다면 위상 검출기의 전압은 식 (2.34)과 같이 표현된다.

V_d= V_r- V_a (2.34)

V_do= V_r- V_ao (2.35)

그림 2.17. 기준값을 갖는 능동루프필터

Fig. 2.17. Active Loop Filter Using one Op - Amp with reference value

식 (2.35)에서 V_r= V_ao가 될 때 V_do = 0이 된다

V_r= V_ao 는 항상 오차가 존재한다. 그러므로 그림 2.18과 같은 평형 구조가 좀 더 낫다. 평형 구조를 이용하면 위상 검출기의 offset 전압이 자연적으로 평형을 맞추어 주는 효과를 가지게 되어 유리하다.

평형 루프 필터의 경우 위상 검출기의 출력은 V_a와 V_a의 보수 V_b를 발생하게 된다. 위상 검출기의 전압은 식 (2.36)과 같이 표현된다.

V_d= V_b- V_a (2.36)

θ_e =0에 대한 전압은 식 (2.37)으로 나타낼 수 있다.

V_do= V_bo- V_ao (2.37) 능동 루프 필터의 응답은 ω₂에서부터 이득 K_h를 갖는다. 실제로는 능동 루프 필터의 응답 | F(jω)| 는 그림 2.19에서 보여지듯이 약 ω₃ 에서 감쇄한다.

루프 필터의 전달 함수는 식 (2.38)과 같이 표현되어진다.

F( s) = K_h s + ω₂

s( s/ ω₃+ 1) (2.38)

( Kh: R₂

R₁ , ω2= 1 R₂C ,

ω₃= 2π * R₁

R₁+ R₂* GBP= 2π

1 + K_h * GBP ) 여기서 GBP 는 Gain -bandwidth product를 뜻한다.

그림 2.18. 평형 루프 필터 Fig. 2.18. Balanced Loop Filter

그림 2.19. 루프 필터 주파수 응답

(2.38)에서 cutoff를 갖는 forward gain은 식 (2.39)와 같이 나타낼 수 있다.

G( s) = K s + ω₂

s²( s / ω₃+ 1) (2.39)

H( s) = G( s)

1+ G( s) = Ks + K ω₂

s³/ ω₃+ S²+ Ks + K ω₂ (2.40) 식 (2.40)은 PLL의 전달함수이다.

그림 2.20. PLL 전달함수 주파수 응답

Fig. 2.20. Frequency Response of the PLL transfer function

| G( jw)| , | H(jω)|는 그림 2.20와 같이 나타내어진다.

2.4.3.1 Pre - Integrator가 포함된 능동 필터 ⁴⁾

PLL에 사용되는 소자의 부정합이나 능동 Loop Filter에 사용되는 OP - Amp 에 의해 파생되는 잡음성분이나 고조파성분 혹은 loop내의 부 정합, 소자들간의 부정합, 불균형 등으로 인하여 위상검출기와 VCO에 서 파생되는 고조파나 잡음성분은 PLL내에서 정상상태 위상오차를 발

생시킬 수 있다.

이런 위상오차는 아주 대역폭을 갖고, 큰 진폭을 갖는 오차 pulse, 즉 큰 power를 갖는 f_PD의 고조파 성분을 발생시키는데, PLL의 능동 Loop Filter의 입력단에 큰 진폭을 갖는 높은 주파수성분의 신호가 입 력되면 Loop Filter의 OP - AMP는 비선형영역 혹은 포화영역에서 동 작하여 결과적으로 OP - AMP의 이득 대역폭이 줄어들어 PLL의 위상 마진이 줄어들어 안정도를 떨어뜨린다.

따라서 이러한 문제점을 해결하기 위한 방안으로 식 (2.41)의 전달함 수를 갖는 Pre -Integrator Filter를 사용하는데, Pre Integrator Filter는 능동 Loop Filter 앞단에 RC 저역통과 여파기를 달아 이러한 오차 pulse들을 미리 제거하는 형태이다.

F''( s) = ( 1 + s ⋅ T₂)/( 1+ s⋅ T_c)

s⋅ T₁+ 2[ 1+ s ⋅( T₁/2+ T₂)]⋅( 1 + s ⋅ T_o)/ A_o

(2.41) (주 극점 T_o : A_o

2⋅π⋅GB ; A_o : 전압 이득, GBW : OP -Amp의 이득 대역폭, 시정수 T_c : R₁⋅C

4 )

이 Pre - Integrator Filter의 전달 함수 F"(s)는 식 (2.41)에 나타낸 바 와 같이 RC 전역통과 여파기로 인하여 능동 필터의 응답특성에 다음과 식 (2.42)과 같은 주파수에 부가적인 극점이 생겨 대역폭이 증가한다.

f_c= 1

2π T_c (2.42)

이로 인하여 대역폭이 증가하고, 따라서 식 (4.40)의 전달함수 특성을 갖는 수동필터를 사용한 경우보다 위상마진특성이 떨어짐을 알 수 있 다.

식 (2.42)의 Pre - Integrator Filter의 RC 저역통과 여파기로 인하여 발생하는 부가적인 극점의 위치는 위상검출기의 출력이 Loop Filter의 OP - Amp가 선형적으로 동작할 수 있도록 기준주파수의 훨씬 아래쪽 에 위치하며, 반면에 PLL의 기준주파수에 대한 고조파 성분을 충분히 감쇄시킬 수 있도록 고유주파수 ω_n보다 훨씬 위쪽에 위치한다. 따라서 위상마진 특성은 악화된다.

Ⅲ PLL 설계

3.1 전압 제어 발진기 설계

설계에 사용한 BJT는 PHILIPS사의 BFR92AW이며 가변 캐패시터는 KDV153을 사용하였다.

VCO의 설계목표는 아래 표 1과 같다.

표 3.1. 전압 제어 발진기의 설계 목표 Table 3.1. Design specifications of VCO 발진 주파수 범위 Tx : 420MHz ~ 440MHz

Rx : 460MHz ~ 470MHz

출력 전력 1dBm ± 1dB

Phase Noise

10KHz <-70dBc/Hz 100KHz <-95dBc/Hz Rms Noise < 6 degrees

본 논문에서 설계한 전압 제어 발진기를 구성하는 기본구조는 콜피츠 형 발진기를 사용하였다. 안정한 발진과 위상 잡음 특성을 좋게 하기 위해서는 Q값이 높아야 하므로 안정도와 주파수 대역폭간의 타협점을 찾아야 한다.

음 저항 발생 소자로는 BJT와 FET등의 능동 소자가 있다. 위상 잡음 특성을 좋게 하기 위해서는 발진 회로의 RF 궤환을 감소시키는 flicker noise가 작은 소자를 선택할수록 좋다. FET보다는 BJT가 좀 더 낮은 flicker noise특성을 갖기 때문에 본 논문에서는 음 저항 발생 소자로 BJT를 사용하였다. 발진기 부분을 나타낸 회로의 바이어스 조건은 Vce

그림 3.1은 설계되어진 전압 제어 발진기 회로도이다.

그림 3.1. 전압 제어 발진기 회로도

Fig. 3.1. Schematic diagram of the designed VCO

그림 3.2는 설계한 전압 제어 발진기를 선형 해석한 Simulation 결과 를 보여준다. 그림 3.2의 (a)는 입력단에서 전압 제어 발진기의 트랜지 스터 쪽을 바라봤을 때 음 저항이 발생함을 보여주고 있다.

(a) (b)

(c)

(a) 출력 반사 계수 (b) 임피던스 (c) 루프 이득 (a) Output Reflection (b) Impedance (c) Loop Gain

그림 3.2. 선형 해석에 의한 VCO의 발진 조건 Fig. 3.2. Oscillation condition of the designed VCO by Linear

Analysis

비선형 해석방법은 크게 두 가지가 있다. 하나는, harmonic balance analysis (HBA)이고, 또 하나는 large-signal-small-signal analysis (LSA)이다. 전자는 임의의 한 주파수에 대하여 기본파성분과 고조파성 분에 대하여 해석하는 방법(single tone analysis)이고, 후자는 임의의 두 주파수에 대하여 기본파들과 그들의 intermodulation(IM) 성분에 대 하여 해석하는 방법(two tone analysis)이다. 따라서, HBA는 주로 전력 증폭기, 주파수 체배기, 발진기 등의 해석에 사용하고, LSA는 주파수 혼합기등의 해석에 주로 사용한다.¹²⁾

비선형 해석 프로그램은 과도 상태의 응답을 볼 수 없고, 정상 상태의 응답만 볼 수 있다. 따라서 발진기를 해석할 경우에는 특별한 소자를 추가하여 정상 상태에서의 발진기의 응답을 구한다. 추가된 소자는 그 림 3.3와 같이 2단자로 구성된 oscport이다.¹³⁾

그림 3.3. Oscport

그림 3.4은 비선형 해석에 의한 전압 제어 발진기의 Harmonic 성분 을 Simulation한 결과이다. 2차 고조파와 기본파 사이의 감쇄특성은 5dBc이다.

그림 3.4. 비선형 해석에 의한 VCO의 Power Spectrum Fig. 3.4. Power Spectrum of the designed VCO

3.1.1 전압 제어 발진기의 측정결과

그림 3.5는 전압 제어 발진기의 제어 전압 변화에 따른 출력 주파수 변화를 보여 주고 있다. 제작된 전압 제어 발진기는 위의 그림에서 알 수 있듯이 0.891V ~9.1V 전압 변화를 시켰을 때의 주파수와의 선형성 이 우수하게 제작되었음을 알 수 있다. 전압을 0.891V~9.1V까지 변화할 때 전압 제어 발진기의 주파수 범위는 400MHz~500MHz이다.

그림 3.5. 제어 전압 변화에 따른 출력 주파수 변화 Fig. 3.5. Measured characteristic of the VCO

표 3.2. VCO의 위상 잡음, RMS Noise 출력 특성 Table 3.2. Phase Noise and RMS Noise characteristic of the

fabricated VCO

Frequency 420MHz 440MHz 460MHz 470MHz Phase Noise

(dBc/Hz)

10KHz -87.33 -78.67 -87.67 -78.5 100KHz -112.17 -111.67 -113.83 -113.67 RMS Noise(degrees) 4.0280 4.3668 4.2828 4.4352 표 3.2는 전압 제어 발진기의 Phase Noise, RMS Noise의 값을 보여 준다.

그림 3.6은 VCO의 출력 특성을 보여준다.

(a)405MHz (b) 420MHz

(c) 440MHz (d) 460MHz

(e) 470MHz (f) 490MHz

(g) 500MHz

그림 3.6. 전압 제어 발진기 출력 특성 Fig. 3.6. Output characteristic of the fabricated Voltage

Controlled Oscillator

3.2 능동 루프 필터 설계

설계한 loop filter는 전체 loop의 이득을 증가시켜 VCO의 control 범 위를 넓히고 locking time을 빠르게 하기 위하여 능동소자인 ST 사의 LS204 OP - AMP를 사용하였다.

첫 번째 부분의 Passive filter부분은 위상비교기가 디지털 위상비교기 일 경우에 기준 Pulse의 큰 파형이 나오게 되어 일반적인 형태의 op - amp를 사용한 active filter일 경우에는 이러한 pulse의 영향으로 op - amp가 정상적으로 동작하기가 어렵다. 이를 방지하기 위하여 active filter의 앞단에 기준 pulse를 줄여주기 위한 방법으로 passive filter구조 를 삽입하여준다.

두 번째 부분은 Op - Amp를 사용하여 VCO의 control voltage 범위를 넓게 하고, Loop의 이득을 증가시켜 locking time을 빠르게 하였다.

또한, 위상검출기의 offset 전압을 자연적으로 평형으로 맞추기 위해 평

그림 3.7에서 우리가 원하는 Locking Time을 가지고 damping factor ζ 와 loop의 natural frequency ω_n을 결정하여 loop filter의 소자값을 결정할 수 있다. 5%의 정상 상태 응답과 20%의 overshoot 특성을 갖 는 곡선을 결정하면 ω_n·t = 4.5, damping factor ζ = 0.8로 결정하 고 여기서 locking time을 1.5ms로 정하면

ω_n·t = 4.5 ω_n= 4.5

1.5* 10^{- 3} = 3000( rad/s)가 된다.

위상 검출기는 2 π주기 동안 4.9V ~ 0.1V로 변화하므로 위상 검출기 이득 K_d를 표현하면 다음과 같다.

K_d = 4.9V - 0.1V

2π = 0.764( v/rad)

전압 제어 발진기는 제어 전압이 0.891V ~ 9.1V로 변화할 때 출력 주 파수가 400MHz ~ 500MHz로 변화하므로 전압 제어 발진기의 이득은 다음과 같이 표현된다.

K_o= 2π· f_{o, max}- f_{o, min}

Vc, max- Vc, min = 2π· 500MHz - 400MHz 9.1V - 0.891V

= 76.54* 10⁶ (rad/s/v)

그림 3.7. PLL 2차 응답 특성

Fig. 3.7. Type second order step response of PLL VCO의 출력 주파수가 440MHz라 하면

식 (2.31)에서

ω_n = K_d⋅ K_o

N⋅ τ₁ ( τ₁= R₁C)에서

N = f_vco

f_pd 이다. f_pd는 주파수의 채널간격인 17.857KHz이다.

그러므로 N = 24640의 값을 얻을 수 있다.

식 (2.31)으로부터 R₁C = K_o· K_d

N· ωn2 = 26.4* 10^-5

ξ = 0.8 = ω_n· R₂C

2 으로부터 R₂C = 53.3 * 10^-5를 구할 수 있

같이 구할 수 있다.

Pre-Integrator Filter의 C값은 ω_3dB를 이용해 구할 수 있다.

ω_3dB= ω_n· [ 1 + 2 ζ²+ ( 2+ 4· ζ²+ 4· ζ⁴)]^0.5 = 9.059 * 10³

f_c= ω_c

2π = 1.44KHz이다.

식 (2.42)에서 T_c= 1

ω_c 이므로 식 (2.41)에 의해 R₁· C_p

4 = 1

ω_c , C_p= 4

9.095* 10³*3 * 10³ = 169nF ( Cp : Pre - Integrator Filter의 C값 )

위의 과정에 의하여 Pre-Integrator의 R₁, C_p , 능동 필터의 R₂,C 값을 구할 수 있다. ¹¹⁾

Pre-Integrator로 인해 추가적인 Pole로 인해 Lock time에 영향을 주어 C_p값을 변화시킨 결과 실제 제작에서는 C_p값을 33nF으로 하여 주었다.

그림 3.8. 능동 루프 필터 회로도

Fig. 3.8. Schematic Diagram of the Designed Active Loop Filter

그림 3.8은 본 논문에서 설계되어진 능동 루프 필터의 회로도이다.

그림 3.9는 설계되어진 루프 필터의 시뮬레이션 결과를 보여준다.

Simulation Tool은 Agilent 사의 ADS 1.5를 사용하였다.

그림 3.9. 능동 루프 필터의 시뮬레이션 결과 Fig. 3.9. Simulation of a Active Loop Filter

Ⅳ PLL 측정 결과

그림 4.1은 설계한 PLL 주파수 합성기의 Block Diagram이다.

그림 4.1. PLL 주파수 합성기 블록도

Fig. 4.1. Block Diagram of the PLL Frequency Synthesizer

기준 주파수는 15MHz Crystal Oscillator를 사용하였다.

그림4.2는 기준 주파수의 출력 특성을 보여준다.

(a) (b)

(c) (d)

(a) Phase Noise : offset 10KHz (b) Phase Noise : offset 100KHz (c) RMS Noise (d) 출력 특성

그림 4.2. 기준 주파수 출력 특성

Fig. 4.2. Output characteristic of Reference Signal

PLL IC는 Motorola사의 MC145192을 사용하였다. Loop Filter용 Op - Amp는 ST 사의 LS204를 사용하였다. 출력 분석용 Spectrum으로는 HP사의 HP8563E를 사용하였다.

PLL 주파수 합성기의 Phase noise 특성과 Rms noise 특성은 표 1과 같다.

다음의 그림들은 Rx part : 460MHz ~ 470MHz, Tx part : 420MHz ~ 440MHz의 출력 신호를 측정한 것이다.

(c) 440MHz (d) 460MHz

(e) 465MHz (f) 470MHz

그림 4.3. PLL 주파수 합성기 출력 특성

Fig. 4.3. Output characteristic of the fabricated Frequency

그림 4.4. PLL 주파수 합성기 Flatness

Fig. 4.4. Flatness of the fabricated frequency synthesizer

그림 4.3에서 보여지듯이 PLL 주파수 합성기의 출력 특성은 VCO의 출력 특성과는 달리 우리가 원하는 주파수에서 흔들림없이 신호가 출력 되고 있음을 알 수 있다. 그림 4.4는 PLL 출력 신호의 Flatness 특성 을 보여준다. 그림에서 보여주듯이 PLL 주파수 합성기의 각 주파수에 서의 출력 신호는 0.5dB의 flatness의 특성을 갖는다.

그림 (4.5)는 420MHz에서 offset 주파수가 10KHz일 때, offset 주파수 가 100KHz일 때의 위상 잡음을, 그림 (4.6)은 RMS noise 특성을 보여 준다.

(a) Offset Frequency : 10KHz (b) Offset Frequency: 100KHz 그림 4.5. PLL 주파수 합성기 위상잡음 특성

Fig. 4.5. Phase Noise characteristic of the fabricated Frequency Synthesizer

그림 4.6. PLL 주파수 합성기 RMS Noise 특성

Fig. 4.6. RMS Noise characteristic of the fabricated Frequency

나머지 주파수에서의 위상 잡음과 RMS noise의 특성은 표 4.1에서 나 타내었다.

표 4.1. PLL 주파수 합성기 위상 잡음, RMS Noise 출력 특성 Table 4.1. Phase Noise and RMS Noise characteristic of

the Fabricated Frequency Synthesizer Frequency Phase Noise (dBc / Hz)

Rms noise (degrees) 10KHz 100KHz

420MHz -76.17 -103.83 4.2855 430MHz -79.5 -106.17 4.1788 440MHz -77.83 -105.00 4.5359 460MHz -82.33 -112.00 4.4535 465MHz -81.17 -106.83 4.5585 470MHz -80.33 -110.00 5.7060

Locking time은 Oscilloscope를 사용하여 VCO의 제어전압의 변화 상 태를 관찰하여 측정했다. 이때 VCO의 제어전압은 MCU(microprocess- or control unit)로부터 PLL IC가 channel 변화에 관한 신호를 입력받 은 후부터 측정하기 시작하여 제어전압이 정상상태에 도달할 때까지의 시간을 측정하였다. 측정은 Tx part의 첫 번째 주파수 420MHz에서 Rx part의 마지막 주파수 470MHz, 반대로 470MHz에서 420MHz, 그리고 Tx part의 첫 번째 주파수 420MHz에서 Tx 마지막 주파수 440MHz, 440MHz에서 420MHz, 마지막으로 Rx 첫 번째 주파수 460MHz에서 Rx 마지막 주파수 470MHz, 반대로 470MHz에서 460MHz으로 VCO 제어 전압이 변할 때의 Locking time을 측정하였다.

그림 (4.7)은 Locking time을 측정한 것이다. 세로의 V/div는 2V/div , 1V/div를 사용하였고 점선 안의 사이시간 Δt 는 1.5ms 이하이다.

(a) 420MHz → 440MHz (b) 440MHz → 420MHz

(c)460MHz → 470MHz (d) 470MHz → 460MHz

(e) 420MHz →470MHz (f) 470MHz→420MHz 그림 4.7. PLL 주파수 합성기의 Locking Time Fig. 4.7. The Locking Time of PLL Frequency Synthesizer

Ⅴ. 결론

본 논문에서는 차량 위치 추적 단말기용 PLL 주파수 합성기를 Active Filter를 사용하여 설계 및 제작하였다. 크기를 소형화하기 위해 모든 소자를 Lumped 소자, MMIC를 사용하였다.

설계한 Loop Filter는 loop의 이득을 증가시켜 VCO의 control 범위를 넓히고 locking time을 빠르게 하기 위하여 능동소자인 ST 사의 LS204 OP-AMP를 사용하였다. 그러나 이로 인하여 잡음 특성은 저하되었다.

본 논문에서는 Tx : 420MHz ~ 440MHz, Rx : 460MHz ~ 470MHz에 서 PLL 주파수 합성기를 제작하였다.

출력 전력은 2.5dBm ± 0.5dB, Locking Time 은 1.5ms 이하, Phase Nosie에 대해서는 Offset 이 10KHz 일 때 -73.17dBc/Hz 이하, 100KHz 일 때는 -103.83dBc /Hz 이하, RMS Noise는 5.7060 degrees 이하의 특 성을 얻었다.

Locking Time 측정시 높은 주파수에서 낮은 주파수로 갈 때, 낮은 주파수에서 높은 주파수로 갈 때의 시간이 다름을 볼 수 있었다. 이 부 분에 대한 원인 분석이 필요하다. 또한 루프 필터 설계시 위상 잡음 특 성을 좋게 하면 Locking Time특성이 저하되고 Locking Time을 중시 하여 설계하면 위상 잡음이 저하됨을 볼 수 있다. 위상 잡음과 Locking Time 특성을 동시에 만족시키기 위한 연구가 필요하다.

참고 문헌

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Abstract

A Design and Fabrication of PLL Frequency Synthesizer with Active Filters

by Ko , Joung-Youn

Dep . of Electronics Engineering Graduate School , Kookmin University Seoul , Korea

In this paper, a PLL frequency synthesizer for the Mobile Trans- ponder has been designed and fabricated.

The Frequency Synthesizer, which is composed of a VCO and active loop filters has been designed and implemented using phase - locked loop system in receive frequency band 460MHz to 470MHz and transmit frequency band of 420MHz to 440MHz.

Because of demanding the fast locking time, the active loop filter was chosen to be used.

The measured output power shows 2.5dBm with flatness of ± 0.5dB.

The measured phase noise performances in offset frequencies of 10KHz and 100KHz are below -73.17dBc/Hz and -103.83dBc/Hz respectably.

Furthermore, the measured excellent lock time of 1.4msec for the proposed phase locked loop system shows the validity of this paper for using the active loop filter