R&D연구결과보고서

주관기관 (주)라닉스

참여기관 (재)한국기계전기전자시험원 참여기관 국민대학교 산학협력단

미래창조과학부

정보보호핵심원천기술개발사업

IoT 디바이스 보안을 위한 보안 콘트롤러 칩(SoC)세트 개발

The Development of the security controller for

secruing IoT devices

[보고 서식 제2호]

연차보고서

사업명 정보보호핵심원천기술개발사업 과제번호 B0126-15-1008

과제명

(국문) IoT 디바이스 보안을 위한 보안 콘트롤러 칩(SoC)세트 개발

(영문)The Development of the security controller for secruing IoT devices

주관기관 (주)라닉스 총괄책임자 최승욱

참여기관

(책임자) (재)한국기계전기전자시험원(지대덕), 국민대학교산학협력단(한동국) 총수행기간 2015 . 3 . 1 . ~ 2017 . 2 . 28 . ( 2 년)

협약기간 2015 . 3 . 1 . ~ 2016 . 2 . 29 . ( 1 년) 해당년도

수행기간 2015 . 3 . 1 . ~ 2016 . 2 . 29 . ( 12 개월) 협약기간

총사업비(천원)

정 부

출연금 950,000 민 간 부담금

현금 0

계 1,266,700 현물 316,700

해당연도 사업비(천원)

정 부

출연금 950,000 민 간 부담금

현금 0

계 1,266,700 현물 316,700

키워드 (6 ~ 10개)

아이오티디바이스,경량암호화알고리즘,부채널공격(SPA/DPA),오류주입공격,물 리보안

정보통신․방송 연구개발 관리규정 제33조에 의거하여 연차보고서를 제출합니다.

2016 년 1월 27일 총괄책임자: 최승욱 (인) 주관기관장: 최승욱 (인)

미래창조과학부 장관 귀하

Ⅰ.

Ⅰ-1 기술개발 추진 일정

(계획 : 실적 : )

일련

번호 개발 내용 추진 일정(개월) 달성도

1 2 3 4 5 6 7 8 9 10 11 12 (%)

1 계획수립 및 자료조사 100%

2 부채널 공격 대응 설계 방법

결정 100%

3 부채널공격대응 암호엔진 및

ASIC(전체)개발 100%

4 [제품1]FPGA테스트보드제작 100%

5 [제품2]FPGA테스트보드제작 100%

6 ASIC공정 선택/ASIC변환 및

검증 100%

7 ASIC 합성 및 Place&Route 100%

8 ^주1)ASIC/PACKAGE 제작 90%

9 [제품1]제품평가시스템개발 100%

10 ^주2)[제품1]시제품평가 50%

주1) ASIC 제작이 지연되어 2월 중에 완료될 예정입니다. 연차보고 제출 마감일(2016년1월29일) 기준으 로 ASIC 제작이 90%정도 진행되었습니다.

주2) 시제품평가는 ASIC/PACKAGE 제작품으로 진행되어야 하므로 8.ASIC/PACKAGE 제작 후인 2월 중순에 진행될 예정입니다.

구분 내용 성과

최종목표

o IoT 디바이스 보안을 위하여 저사양(Constraint) 디 바이스에 적용 가능한 하드웨어 기반의 경량·저전 력 암호화 칩

o End Product

- 경량 저전력 암호화 인증 칩(HW) - Driver(SW)

- 평가 시스템 (HW/SW)

경량·저전력 암호화 칩 개 발 완료

Driver 및 평가시스템 개 발 완료

※ II. 기술개발 결과 참조

AES/LEA 목표

(경과 시간에 따른 등급) 성과 비고

SPA 3 ( 30일 이내 ) 3

※별첨참조

DPA 3 ( 30일 이내 ) 3

Ⅰ-2 해당 연도 추진 실적

I-2-1 [제품1] 경량·저전력 암호화 IC (ASIC) 개발 목표 대비 성과 (1) 최종 목표 대비 성과

(2) 세부 목표 대비 성과

➀ 주요 기능 목표 대비 성과

구분 세부 목표 규격 성과 비교

Memory User Memory 2Kbits 1Kbits 시장요구조건반영

Interface I2C I2C 400Kbps

Security Features

Crypto engine LEA, AES LEA, AES, ARIA ARIA 초과달성 Hash engine AES-CCM AES-CCM RFC3610규격 만족 Anti-Side Channel

Attack 지원 SPA/DPA 공격 방어

지원

전문기관 평가서 첨부

RNG(난수발생기) 32bits, TRUE 32bits, TRUE NIST SP800-22 만족

OTP 64Bytes 64Bytes Simulation기법

적용 Unique ID 7Bytes 7Bytes

Security Counter 2ea 2ea

LifeSpan 및 Anti-collision 기 법 적용

Power Consumption

sleep mode 10uA 10uA

operation mode 2mA 2mA

Power Supply 3.3V 2.8V ~ 3.7V

② 부채널 대응 목표 대비 성과

※ 별첨 문서 : LEA안전성검증결과보고서

③ 암호화 성능 목표 대비 성과

암호화 블록 크기 20Mhz 기준

(Cycles/usec)

주1)성과(10Mhz 기준)

LEA 128 bits 120/6 101/11

AES 128 bits 150/8 150/16

주1) 제품의 저전력 요구사항을 만족하기 위하여 10Mhz로 구동되도록 설계 하였으며, Clock Down으로 인한 전체적인 성능에는 영향이 적은 것으로 조사 됨.

(3) 정량적 목표 대비 성과

평가 항목 (주요성능 Spec¹⁾)

단위

전체 항목 에서 차지하는

비중²⁾ (%)

세계최고 수준 보유국/

보유기업 ( / )

연구개발 전

국내수준 목표 성과 평가 방법

성능수준 성능수준

1.H/W Crypto LEA(부채널대 응)

ea 30 (독일/인피니온)

3 3 3 3 국민대

(Scarf시스템)¹⁾

2 . 데이터저장

처리율 Mbps 10 (일본/NEC)

1 1 1 3 자체평가

3.데이터 읽기

소모전력 mA 5 (일본/NEC)

1 1 1 1 자체평가

4.데이터 저장

소모전력 mA 5 (일본/NEC)

1 1 1 1 자체평가

5.OTP bytes 5 - - 64 64 자체평가

6.Interface ea 5 - - 1 1 자체평가

7 . O p e r a t i o n

Current mA 30 5 5 5 5 자체평가

8.신뢰성

시험 set 10 - - pass pass 공인인증기관

(QRT)²⁾ 100

주) 1) 국민대학교 (Scarf 시스템) : 지식경제부와 방송통신위원회 관리의 정부프로젝트로 개발된 부채널 안전성 검증 시스템으로 이를 활용한 부채널 공격 대응 전문연구기관인 국민대와 협업하여 평가 하여 보고.

2) QRT(큐알티) :국내 최초 반도체 분야 KOLAS¹⁾공인시험기관 인증을 획득한 전문 신뢰성 평가 기 관

1) 한국인정기구 : Korea Laboratory Accreditation Scheme

구분

특허 논문 표준화

기술 이전

상용 화 (백 만원

)

기술료 (백만원

) 성과 홍보

시제 품

S/W 등록

기술 문서

국제 국내

SCI (E)

비SCI 국제 국내

출원 등록 출원 등록 국제 국내^기고서_제출 ^기고서_채택 ^표준안_채택 ^기고서_제출 ^기고서_채택 ^표준안_채택

1차년도 (2015년)

목표 치/

달성 치

/ 1/1 /

주1)

1/0 / / / / / / / / / / /

주2)

1/1

주3)

1/1 / /

(3) 기술개발결과 정량적 성과 목표 대비 성과

※ 주1) SCI논문은 2016년 2월에 제출예정이며, 최종 논문 게제완료 까지는 2차년도 종료일인 2017년 2월 까지를 목표로 하고 있습니다.

※ 주2) 성과홍보는 제품이 출시되는 2016년 2월에 진행할 예정입니다.

※ 주3) 시제품은 2016년 2월에 출시될 예정입니다.

구분 내용 성과

최종목표

o 높은 보안성을 요구하는 IoT 디바이스에 적용 가능 하도록 물리적 보안이 강화된 보안 콘트롤러 (SoC) o End Product

- 내장 보안 콘트롤러(HW)

- 내장 보안 콘트롤러 보안 펌웨어(HW/SW) - Driver(SW)

- 평가 시스템 (HW/SW)

보안 콘트롤러 (SoC) FPGA 검증 완료,

1차년도 목표 모듈 개발 및 검증 완료

※ II. 기술개발 결과 참조

I-2-1 [제품2] 물리적 보안이 강화된 보안 콘트롤러 (SoC) (1) 최종 목표 대비 성과

(2) 세부 목표 대비 성과

➀ 주요 기능 목표 대비 성과

구분 규격 성과 비고

Memory

RAM 32 KBytes 32 KBytes

ROM 32 KBytes 32 Kbytes

User Memory 128 KBytes 128 KBytes CPU 32bit Secure Core 32bit Secure Core Interface uart,I2C,SPI,ISO7816 uart,I2C,SPI,ISO781

6 ISO7816(S)

Analog

Pheri. ADC 10bits - 2차년도

Security Features

Crypto engine LEA,AES,RSA,ECC LEA,AES,RSA ECC - 2차년도

HASH engine SHA SHA-1

Anti-Side

Channel Attack 지원 LEA,AES,RSA ECC - 2차년도 RNG(난수발생기) 32bits,TRUE 32bits, TRUE

OTP 64Bytes 64Bytes

Unique ID 7 Bytes 7Bytes Abnormal Attack

Detection Volt,Frequency,Glitc

h,Temperature,Light Volt,Glitch Frequency,Temper ature, Light - 2차 년도

Active Shield Support - 2차년도

Address Scramble 64B ~ 8KB 64B ~ 8KB Secure MPU Support Support Random

Wait(stall) Support Support Power

Consumptio

n operation mode 20mA - 2차년도

Ambient

Temperature -25°C ~ +85°C - 2차년도

환경센서 목표

기준(CC 평가 기준) 성과 비고

Voltage 높음 설계완료 1차년도 설계/2차년도 검증

Frequency 높음 2차년도 설계/검증

Temperature 높음 2차년도 설계/검증

Light 높음 2차년도 설계/검증

Invasive Attack 높음 2차년도 설계/검증

AES/LEA/RSA/ECC 목표

(경과 시간에 따른 등급) 성과 비고

SPA 3 ( 30일 이내 ) 만족 ※평가보고서 참조

※RSA/ECC의 평가는 2차년도

DPA 3 ( 30일 이내 ) 만족

② 부채널 대응 목표 대비 성과

③ 오류주입공격대응 기술

③ 암호화 성능

암호화 블록 크기 20Mhz 기준 목표

(Cycles/usec) 성과(10Mhz 기준)

LEA 128 bits 120/6 101/11

AES 128 bits 150/8 145/16

RSA (Key Size)2048 bits 600,000/300,000 600,000/300,000

ECC 2차년도

(3) 정량적 목표 대비 성과

※ 1차년도 개발 목표는 ASIC 단계 전 FPGA 검증으로 정량적 목표 대비 성과는 2차 년도 결과물에 해당 합니다.

Ⅱ.

Ⅱ-1. 기술개발결과 요약

(1) 기술개발결과 리스트

기술대상 개발목표 세부항목 구분 ^주1)담당업체

[제품1][제품2]

부채널공격 대 응 기능이 있 는 LEA 설계 및 구현

LEA 암호알고리즘 동향조사 기술문서 국민대학교

부채널 대응 LEA 기법 설계 기술문서 라닉스, 국민대학교 LEA 구현 및 평가시스템 구축 기술문서 라닉스,국민대학교

[제품1]

경 량 · 저 전 력 암호화 IC 개 발

경량·저전력암호화 IC 개요

기술문서

라닉스 Memory Structure

Command & return code 공정 및 IP Block

Clock & Reset 설계 EEPROM I/F 설계 Monotonic Counter 구현 고속 I2C 인터페이스 구현 TRNG 구현

Crypto Engine AES, ARIA 합성 경량·저전력암호화 IC Wafer 경량·저전력암호화 IC Package 시제품 [제품1] 개발 및 평가

시스템

Simulator 기반의 개발·평가시스템 기술문서 라닉스

개발·평가 보드 시제품 라닉스

[제품1] ^주2)신뢰성 평가 신뢰성 평가 평가결과 라닉스, QRT

[제품1] ^주3)정량적목표 정략적목표 평가 평가결과 라닉스

국민대 [제품2]

보안 콘트롤칩 보 안 요 구 사 항 정의

IoT 디바이스 보안을 위한 보안

콘트롤러 Security Target 정의 기술문서 라닉스

한국기계전기전자시험원 [제품2] 오류주입 공격

시험환경 정의

오류주입 공격에 대한 방법 및 기

준 정의 기술문서 한국기계전기전자시험원

[제품2]

부태널 공격 대 응 기능이 있는 RSA 알고리즘 설계

RSA 알고리즘 부채널 대응 기법

조사 기술문서 국민대학교

RSA 대응기법 설계 기술문서 라닉스, 국민대학교

[제품2] 보안콘트롤러

FPGA기반 보안 컨트롤러 검증 기술문서 라닉스

[제품2] Sensor Abnormal Attack Detection 기술문서 라닉스 [제품1][제품2] LEA

마스킹 기능을 갖는 블록 암호 경 량 암호화 알고리즘을 이용한 암 호화와 복호화 시스템 및 그 방법

특허출원 라닉스

[제품1] ^주3)부채널 부채널대응기법안전성평가 논문(SCI) 국민대학교,라닉스

※주1) 담당업체 별 참여형태

라닉스(주관기관), 국민대학교(참여기관), 한국기계전기전자시험원(참여기관), QRT(외부 전문 평가기관)

※주2), 주3) 은 최종 산출물 IC 칩에 대한 평가를 진행해야 하나, 일정상 2월 초에서 중순에 IC칩이 제작완료될 예정으로 연차보고서 제출일 2016년 1월29일까지 그 결과를 제출할 수 없 음을 양해해 주시기 바랍니다.

※주4) SCI논문은 논문 작성 및 게재(Publish)까지 1년이상의 시간이 소요되는 것으로 1차년도 에는 제출을 목표로 하고 2차년도에 게재를 목표로 하고 있습니다.

(2) 기술개발결과 산출물 내역

세부항목 산출물 형태 산출물 이름

LEA 암호알고리즘 동향조사 ^주1)기술문서 KMU_IOT_0001_LEA_부채널대응기법조사 부채널 대응 LEA 기법 설계 기술문서 KMU_IOT_0002_LEA_부채널대응기법설계

RNX_IOT_0001_LEA_반도체설계 LEA 구현 및 평가시스템 구축 기술문서, 시스템 KMU_IOT_0003_부채널평가시스템구축

LEA안전성검증결과보고서 경량·저전력암호화 IC 개요

기술문서

RNX_IOT_0002_ASIC상세설계서 RNX_IOT_0003_Clock_Reset설계서 RNX_IOT_0004_EEPROM_IF설계서

RNX_IOT_0005_TRNG설계서 RNX_IOT_0006_TRNG결과보고서 Memory Structure

Command & return code 공정 및 IP Block

Clock & Reset 설계 EEPROM I/F 설계 Monotonic Counter 구현 고속 I2C 인터페이스 구현 TRNG 구현

Crypto Engine AES, ARIA 합성 경량·저전력암호화 IC Wafer

시제품 RS1201 Wafer

경량·저전력암호화 IC Package RS1201 Package IC

Simulator 기반의 개발·평가시스템 기술문서 RNX_IOT_0011_RS1201개발SW사양서

개발·평가 보드 시제품 RNX_IOT_0010_RS1201평가보드

신뢰성 평가 평가결과서 *2016년 2월 내 평가 예정입니다

정략적목표 평가 평가결과서 *2016년 2월 내 평가 예정입니다

IoT 디바이스 보안을 위한 보안 콘트롤러

Security Target 정의 기술문서 KTC_IOT_0001_보안목표명세서 오류주입 공격에 대한 방법 및 기준 정의 기술문서 KTC_IOT_0002_광학오류주입취약성시험

KTC_IOT_0003_AVA_VAN.5수준의침투시험 RSA 알고리즘 부채널 대응 기법조사 기술문서 KMU_IOT_0004_RSA_부채널대응기법조사

RSA 대응기법 설계 기술문서 KMU_IOT_0005_RSA부채널대응기법설계

RNX_IOT_0007_RSA_부채널대응구현 FPGA기반 보안 컨트롤러 검증 기술문서 RNX_IOT_0008_FPGA평가시스템설계 Abnormal Attack Detection 기술문서 RNX_IOT_0009_오류주입공격감시센서설계

특허출원 특허 특허출원서(10-2015-0129270)

부채널대응기법안전성평가방법 논문 (SCI)

※주1) 산출물 중 기술문서에 해당하는 것은 본 연차보고서의 별첨으로 모두 첨부 되어 있습니 다.

□ 연구개발 내용

o H/W LEA 대응기법을 설계하기 위한 대응 기법 최신 동향 조사 자료

- 부채널 대응기법은 크게 2부류로 나눠진다. 예상 가능한 중간 값을 랜덤하게 하는 마스 킹 기법과 예상 가능한 중간 값에 대하여 부채널 정보 누출 위치를 랜덤하게 구성하는 하이딩 기법이 존재한다. 본 조사에서는 2가지 방법을 연구 조사하고 가장 적합한 방법 을 선택하기 위하여 이루어졌다.

[그림] 마스킹 기법과 하이딩 기법

□ 주요 우수성과

o 부울린 마스킹 기법(Masking Scheme) 조사

- 마스킹 기법은 예상되는 중간 값을 랜덤하게 하는 것을 목적으로 하는 방법이다. 일반적 으로 예상되는 중간 값 에 대하여 랜덤 값 을 다음과 같은 방법을 통해 연산이 이루 어진다.

_  ∗

_은 에 의하여 마스킹 기법이 적용된 것을 일컫는다. ∗이 어떤 연산을 택하느냐에 따라 마스킹 기법이 적용된다. ⊕인 경우 부울린 마스킹 기법(Boolean Masking Scheme) 이라고 하며,



일반적으로 3가지 기법 중에 부울린 마스킹이 널리 사용되며 본 조사에서는 부울린 마 스킹에 초점을 맞추어 연구를 진행 하였다.

o 하이딩 기법

- 하이딩 기법은 파형과 예상되는 중간 값 사이의 연관성을 끊거나 최소한으로 하는 기법이다. 예상되는 중간 값 연산이 반복적으로 수행된다고 한다면, 되도록 다른 위치에서 수행되게 구성한다면 연관성이 없다고 할 수 있다. 즉, 공격자가 이용할 수 있는 정보를 되도록 파형 상에서 퍼뜨린다는 의미이다.

설명의 용이성을 위하여 중간 값 연산 _ _  _에 해당하는 전력 소비가 일어날 때를 각각 _ _  _이라 하자.

II-2 기술개발 내용 상세

(1) LEA 암호화 알고리즘 부채널 공격 대응기법 조사서

[그림] _ _  _ 연산 전력 파형

소프트웨어 대응기법 관점으로 하이딩 기법은 3가지로 나눌 수 있다. 랜덤 더미 연산 삽 입(Random Insertion of Dummy Operations)와 셔플링(Shuffling), 그리고 셔플링 & 더 미 연산 삽입 기법이 있다.

□ 성과 활용도 및 파급효과

o H/W LEA 암호엔진에 적합한 부채널 공격대응 기술 연구

- 본 조사를 통해 IoT 보안칩에 적용가능한 효율적이고 안전한 부울린 마스킹 기법을 적용 하도록 결론을 낼 수 있었다.

□ 결과물

기술문서 : KMU_IOT_0001_LEA 암호화 알고리즘 부채널 공격 대응기법 조사서

□ 연구개발 내용

o H/W LEA 대응기법을 설계하기 위하여 S/W LEA 대응기법에 대한 C코드의 함수 구현.

- S/W LEA 대응기법으로 1차 대응기법과 2차 대응기법으로 나눌 수 있다. 1차 대응기법 은 본 보고서에서 중점적으로 다루며, 2차 대응기법은 전체 설계도의 대략적인 구도만 제 시하였다.

□ 주요 우수성과

o First-Order Masked LEA 전체 구조 설계

- 전체 구조는 H/W 설계를 기반하여 총 5가지로 나뉜다. 이는 레지스터 업데이트마다 다 른 마스킹으로 유도하기 위함이다. 각 32비트 값에 기반이 되는 마스킹 값은 이다. 나머 지 는 내부에 쓰이는 함수이다. 총 5가지는 각각 다음과 같다.

[그림] First-Order Masked LEA 전체 구조 – Case 1 o Masking Addition 함수 구조

- 각각 마스킹 된 두 개의 입력을 받아 덧셈이 적용된 결과물에 마스킹 된 출력을 갖는다.

그 구조는 간략히 보면 다음과 같다.

[그림] Masking Addition 구조

(2) 부채널 공격에 대응하는 LEA(S/W) 설계

□ 성과 활용도 및 파급효과

o S/W Simulation을 통한 개발물 검증 및 개발 기간 단축

- 높은 복잡도를 갖는 마스킹 기법의 정확한 적용을 위하여 S/W Simulator를 개발하여 컨셉의 확인, 컨셉의 구현 및 정확한 H/W 검증이 가능하여 전체 개발기간을 단축하는데

많은 성과가 있었다.

□ 결과물

기술문서 : KMU_IOT_0002_부채널 공격에 대응하는 LEA(S/W)설계서

(3) 부채널공격에 대응하는 LEA(H/W) 설계

□ 연구개발 내용

o 부채널공격대응기법이적용된 LEA(Light Encryption Algorithm) 암호화 엔진(반도체 설계) - LEA는 IoT 환경에 적용하기 위한 국산암호화 알고리즘으로 국제표준 암호 AES대비 동

일 Resourc에서 1.5배~2배 정도 높은 성능을 보이는 매우 우수한 암호화 알고리즘.

- 국내 최고의 부채널공격대응기술 보유기관인 국민대학교 정보보안연구소와 협업하여 전 력분석에 대한 대응기법이 적용된 반도체(H/W)기반의 고성능 LEA 개발

□ 주요 우수성과

o IoT 환경에 적합한 고성능·저전력 LEA 암호화 모듈(반도체) - 고성능 연산 ( 101 cycles, 20Mhz Clock기준 1회연산 6us)

o 부채널 공격 중 강력한 1차 전력 분석(First-Order Power Analysis) 대응 기술 - 1차 부울린 마스킹 기법(First-Order Masking Scheme) 적용, 논리적으로 매우 안전

LEA안전성검증 결과 - 평가기관 : [국민대학교 정보보안연구소]

* FPGA 환경에서의 검증 결과로 향후 ASIC 환경에서 안전성 검증 예정

□ 성과 활용도 및 파급효과

o SoC에서 IP형태로 활용 가능한 LEA 암호화 설계

- 개발된 LEA 암호화 엔진은 반도체 설계기술로 개발된 것으로, SoC 레벨에서 고성능/저전력/높 은보안성을 만족하는 암호화 엔진에 활용이 가능

- LEA 는 연구개발과제의 최종결과물에 탑재될 주요 기술로 활용되며, 나아가 IP block형 태로 다른 반도체에 재활용이 가능

□ 결과물

기술문서 : RANIX_IOT_0100_LEA H/W 설계, LEA안전성검증결과보고서_20151019

□ 연구개발 내용

o LEA 암호화를 수행하는 H/W칩의 부채널 평가시스템 구축

- 부채널 평가시스템은 H/W 또는 S/W로 구성된 암호화 모듈의 부채널 공격을 수행하고 그 결과를 취합하여 부채널 공격에 안전한가를 평가하기 위한 시스템이다.

- 본 과제에서는 개발된 LEA 암호화칩의 부채널 평가를 위한 부채널 평가시스템을 자체 구축 하여 활용하였다.

□ 주요 우수성과

o 부채널 평가시스템의 구성

- 일반적으로 FPGA 칩 분석은 위의 그림과 같이 구성할 수 있다. 부채널 안전성을 받기 위한 FPGA 칩과 부채널 정보를 획득할 계측기, 칩 제어 및 부채널 정보를 저장할 분석 PC와 마지막으로 부채널 정보를 활용하여 분석할 도구로 구성된다.

o LEA 분석프로세스

- 분석 프로세스는 LEA 암호 알고리즘에 국한된 기능이다. 다음의 기능이 있다

· 데이터 소스 : 부채널 정보를 수집하기 위한 기능

· 전처리 프로세스 : 부채널 취약점을 찾기 이전에 부채널 정보를 가공하는

프로세스이다. H/W 정보를 가공하는 것은 Normalization과 Alignment가 일반적으로 쓰인다.1) Normalization : 부채널 정보가 상·하로 일치되지 않음을 일치시키는 기능2) Alignment : 부채널 정보가 좌·우로 일치되지 않음을 일치시키는 기능

· 검증 프로세스 : 평문과 암호문이 획득한 부채널 정보에 남아있는지 확인하는 기능

□ 성과 활용도 및 파급효과 o 자체 부채널 검증 시스템의 구축

- 부채널 검증시스템의 구축에는 많은 시간과 비용이 소요되며, 이를 활용하기 위해서는 전문엔지니어가 필요하다. 본 과제를 통해 부채널 검증 시스템을 자체적으로 확보함으로 써 과제 뿐만 아니라 파생상품의 부채널 공격 평가가 가능함으로써 제품의 향후 개발 비 용 감소에 많은 도움이 될 것으로 판단 함.

□ 결과물

기술문서 : KMU_IOT_LEA 부채널 평가시스템 설계서 시스템 : 부채널 평가시스템 (S/W, H/W)

(4) LEA 부채널 구현 평가 시스템 구축

(5) 경량·저전력 암호화 IC 설계

□ 연구개발 내용

o IoT 환경을 고려한 고성능·저전력·경량 Crypto IC 개발 - Battery App에 적용 가능한 저전력 Crypto IC

- IoT 보안프로토콜을 위해 RFC3610 CCM 블록암호화 운영모드 지원(세계최초)

- IoT 디바이스 보안에 최적화된 다기능 지원 (Secure Download, Anti-Cloning, Message Security등)

□ 주요 우수성과

연구개발 제품 비교

보안 기능

IoT SoC

Authentication O O O

Message

Auth./Confidentiality O

Security

OTP O O

RNG Pseudo Pseudo True

Monotonic

Counter V V

Crypto Engine AES or SHA AES or SHA AES,LEA,ARIA Side Channel

Attack SPA/DPA

Secure Storage O O

Power Management O O

o IoT 디바이스 보안을 위한 State-Of-Art Crypto IC

- 저전력 구현을 위한 Clock 및 Power Gating 기법 적용 - RFC3610 CCM 기능 지원 (세계 최초)

- CPU가 없는 Pure Logic Implementation 기법으로 경량 구현

- 단순 암호화 연산뿐만 아니라 Secure Code Download, Anti-Cloning, Message Security등 다양한 보안 서비스를 지원하기 위한 Command Sets

- 대표적 부채널 공격방법인 전력분석에 안전한 함호화 알고리즘 지원, TRNG 지원 - 국내암호화 알고리즘 LEA 및 ARIA 탑재, 국제표준 알고리즘 AES 탑재

□ 성과 활용도 및 파급효과

o IoT 디바이스에 적용하기 위하여 최적화된 Crypto IC

- 폭발적으로 증가되는 IoT 디바이스에서 Crypto Offload를 지원하는 초소형 칩으로 높은 활용도 를 가질 것으로 전망

- 보안칩 분야에서 가파르게 성장하는 ACBA(Anti-counterfeit, Brand Protection,Authentication) 시 장에서도 활용가능

□ 결과물 기술문서 :

RNX_IOT_0002_ASIC 상세설계서 RNX_IOT_0003_Clock&Reset 설계서 RNX_IoT_0004_EEPROM_IF_설계서

(6) TRNG (True Random Number Generator) 구현

□ 연구개발 내용

o Noise Source를 활용한 난수 생성기 (True Random Number Generator)

- 컴퓨터 프로그램이 아닌 물리적 처리(physical process)를 통해 난수를 생성하므로 난수 의 예측이 불가능 하다. 현대 암호(cryptography)를 이용한 보안시스템에서 난수는 random key를 생성하는데 주로 사용되므로 난수의 예측은 key값을 예측할 수 있는 수 단이 되므로 TRNG 구현 기술은 높은 보안레벨을 달성하기 위하여 매우 중요한 기술.

□ 주요 우수성과

o 경량·고성능 Figaro TRNG 구현

- Fibonacci와 Galois ring 이라고 불리는 피드백 구조를 가진 오실레이터로(oscillator) 설계 - 서로 다른 6개의 FIRO(Fibonacci ring oscillator)와 GARO(Galois ring oscillator)를 XOR하여

32bits의 True Random Number 생성 o 국제기준에 만족하는 TRNG 구현

- 미국국립표준기술연구소(NIST)의 난수 생성기 테스트 기준(SP 800-22)

- 국내 보안전문평가기관인 한국기계전기전자시험원 평가 15개 항목에 대하여 평균 95%이상의 높은 난수성을 갖는 것으로 평가 됨.

NIST 800-22 Test 결과 - (재)한국기계전기전자시험원 평가 자료

□ 성과 활용도 및 파급효과

o SoC에서 IP형태로 활용 가능한 TRNG

- TRNG는 연구개발과제의 최종결과물에 탑재될 주요 기술로 보안칩에 있어서는 매우 중 요한 기술요소 임.

- 반도체설계 기술로 개발된 것으로 IP block 형태로 다른 SoC에도 재활용이 가능, 경우에 따라 IP의 판매까지도 활용이 가능 함.

□ 결과물

기술문서 : RNX_IOT_0005_TRNG설계서 RNX_IOT_0006_TRNG결과보고서

(7) LifeSpan 카운터 설계

□ 연구개발 내용

o NVM (Non-volatile Memory)에 사용되는 EEPROM 또는 Flash 기반 메모리칩의 내구성 한계를 극복하는 Monotonic Counter 의 High Level 메모리 인터페이스 설계

- Erase-before-write 구조를 갖는 메모리의 특성을 활용한 높은 내구성의 Monotonic Counter 설계 기술 구현.

□ 주요 우수성과

o 내구성을 10배 향상 시킨 4Bytes Lifespan Counter의 구현 - 10만회의 내구성을 갖는 메모리셀을 100만회의 내구성을 갖도록 설계

- Counter를 LinCounter(Linear Count), BinCounter(Binary Counter)로 구분하고 하위연산은 LinCounter 가 linear연산을, 상위연산은 BinCounter가 Binary 연산을 수행하도록 설계

Total Count = LinCounter(2^{^5})* BinCounter(2^{^15}) = 1,048,576

o Anti-Tearing 기법의 구현

- Erase-before-write 메로리 구조에서 Erase 후 전원손실(Power Off) 시 원본 Data가 파손되는 현상 이 발생하므로 이에 대한 효율적 대응 기술을 메모리 인터페이스상에서 구현

- Backup Counter를 추가하여 Erase시 원본 Counter값을 Backup Counter에 저장함으로써, 전원손 실에 따른 원본 Data의 영구 손실을 막을 수 있다.

□ 성과 활용도 및 파급효과

o SoC에서 IP형태로 활용 가능한 Lifespan Counter

- NVM을 사용하는 경량 메모리 IC에서 내구성을 획기적으로 개선시킨 고수준 메모리 인터페이스 - 반도체설계 기술로 개발된 것으로 IP block 형태로 다른 SoC에도 재활용이 가능, 경우에 따라 IP의 판매

까지도 활용이 가능 함.

□ 연구개발 내용

o 경량·저전력 암호호 IC Wafer 제작

- 과제의 가장 중요한 산출물인 반도체 Wafer 제작 o 경량·저전력 암호호 IC Package 제작

- 제품 테스트를 위한 16PIN SOP - QFN

- DSIOp등 3종의 Package 시제품 제작

□ 주요 우수성과

ITEMS CONTENTS

Process SMIC 0.18um e-EEPROM 2P4M(5M/6M) Salicide 1.8V/15,5V Process

Power Supply 1.8V Single Power Supply Power Consumption Low Power Consumption Resistor Internal Resister

Metal Layers IP3M (3 Internal metal)

Input/Output Fully CMOS Input/Output Compatible

Cell Size

(Width*Height)

70um * 55um Cell name SP018EEROSC_20M o 반도체 기술

o Wafer P&R

(8) 시제품 : 경량·저전력 암호 IC Wafer & Package

o Packages

- ESOP08 (양산용, 추후 DFN8형태의 Package로도 제작할 예정)

- 16PIN DIP (테스트용)

□ 성과 활용도 및 파급효과

o Constraint 디바이스에서 적용 가능한 최적의 보안 칩으로 H/W 보드에 실장하기 위해 다양한 형태의 Package를 개발하여 적용한다.

□ 결과물

시제품 : 경량·암호화 IC Wafer, Package

□ 연구개발 내용

o 목표 시스템의 설계를 검증하고 개발단계에서 설계 목표와 동일하게 구현되는 지를 검증 할 수 있는 S/W Simulator의 개발

o 물리적인 기능을 제외한 모든 기능을 100%동일하게 구현

o 해당 Simulator는 제품의 기능검증(평가)에도 사용할 수 있도록 구현

□ 주요 우수성과

o S/W 기반의 암호화 알고리즘 구현 - LEA, ARIA,

- 서로 다른 6개의 FIRO(Fibonacci ring oscillator)와 GARO(Galois ring oscillator)를 XOR하여 32bits의 True Random Number 생성

□ 성과 활용도 및 파급효과

o 제품의 개발 및 평가를 위하여 H/W와 동일하게 동작하는 Simulator를 구성하여 제품의 최종 평가단계가 아닌 개발단계에서부터 기능적 평가를 수행하며 개발하여, 설계의 빠른 검증, 기능 품질 향상, 제품 버그 발생률 감소, 제품 개발기간 등을 단축

□ 결과물

기술문서 : RNX_IOT_0011_RS1201개발SW사양서 (9) Simulator 기반의 개발·평가시스템

□ 연구개발 내용

o 주요 산출물인 경량·저전력 암호화 IC 평가 보드(H/W)의 개발

※ RS1201은 경량·저전력 암호화 IC의 제품명.

□ 주요 우수성과

o PC연동 기능을 탑재한 Compact Size의 Evaluation Board [TOP]

[BOTTOM]

[활용예시]

□ 성과 활용도 및 파급효과

o IoT 디바이스 개발자를 위한 보안 Kit 제공

- 경량·저전력 암호 IC를 활용한 디바이스 보안을 설계하는 H/W, S/W 개발자에게 빠른 제품의 개발을 수행할 수 있는 개발 도구 및 보안기능 평가도구를 제공

□ 결과물

시제품 : RS1201 개발·평가 보드

기술문서 : RNX_IOT_0010_RS1201평가보드 (10) 경량·저전력 암호화 IC 평가 보드

□ 연구개발 내용

o 1차년도 주요 산출물인 경량·저전력 암호화 IC의 신뢰성 평가

- 반도체 분야 전문 신뢰성 평가기관에 의뢰 하여 개발제품의 신뢰성을 평가

□ 주요 우수성과

o 신뢰성 평가 항목

※ 신뢰성 평가는 최종 개발 결과물로 평가를 받아야 합니다. 연차보고 제출 마감일 (2016년 1월29일)까지 반도체 공정을 마칠 수 없기 때문에, 본 평가결과는 과제의 종료마감일 (2016년 2월29일)이전 까지 제출하고자 하오니, 많은 양해 부탁드립니다.

□ 성과 활용도 및 파급효과

o 제품 신뢰성에 대한 객관적인 평가 자료

□ 결과물

시제품 : 신뢰성평가 결과서 (11) 신뢰성 평가

□ 연구개발 내용

o 1차년도 주요 산출물인 경량·저전력 암호화 IC의 정량적 목표항목의 평가 - 제품의 품질을 수치적 방법으로 평가.

□ 주요 우수성과

o 정량적목표 항목

※ 정량적 평가는 최종 개발 결과물로 평가를 받아야 합니다. 연차보고 제출 마감일 (2016년 1월29일)까지 반도체 공정을 마칠 수 없기 때문에, 본 평가결과는 과제의 종료마감일 (2016년 2월28일)이전 까지 제출하고자 하오니, 많은 양해 부탁드립니다.

□ 성과 활용도 및 파급효과

o 제품 정량적 목표에 대한 객관적인 자료

□ 결과물

시제품 : 정량적 목표 항목 평가 결과서 (12) 정량적 목표 평가

□ 연구개발 내용

o 보안제품의 보안 목표를 식별하고 정보시스템공통평가기준 및 평가 보증등급을 정의 - 제품의 설계단계에서 보안 자산/위협/목표등을 정의하여 이를 활용

□ 주요 우수성과 o TOE의 기술

- 평가대상(TOE), RS2301는 Embedded환경에서 사용되는 secure chip application을

위하여 특별히 디자인되고 패키지 되었다. 이 제품은 하이테크 공정을 사용하여 제작되고 SPI, I2C, ISO7816, CAN,UART등의 인터페이스를 지원한다. RS2301는

DES/T-DES/AES/ARIA/SHA/LEA등의 가속기, PKI를 위한 몽고메리 곱셈 엔진과 ECC 엔진, 비정상 상황에 대한 탐지기, 메모리 암복호화를 위한 하드웨어 로직과 메모리 보호 장치가 있다.

o 자산의 정의

- 보호되어야 할 주요 자산

TOE 메모리(무결성과 기밀성)에 저장된 사용자 데이터 내장 소프트웨어 (무결성과 기밀성)

TOE의 올바른 동작(무결성) - 다른 주요 자산

TOE에서 생성되는 난수 - 다른 부차적인 자산

논리적 설계 데이터 물리적 설계 데이터

IC 전용 소프트웨어, 초기와 데이터, 선발급 데이터, TSF (TOE Security F unctionality, TOE보안기능성) 데이터

특정 개발 지원물 (aids)

테스트와 묘사 관련 데이터 (test and characterization related data) 소프트웨어 개발 지원을 위한 자료 와

어떤 형태를 갖는 photomasks 와 제품.

o 위협의 정의

- SC1 사용자 데이터와 Smartcard Embedded Software (TOE’s의 메모리에 저정되어 수행되거나 처리되는 동안의) 조작

- SC2 사용자 데이터와 Smartcard Embedded Software (TOE’s의 메모리에 저정되어 수행되거나 처리되는 동안의) 의 누출

- SC3 의사 난수의 결핍 (난수성 부족) o 보안 목표

- SG1 User Data와 Smartcard Embedded Software의 무결성 유지 ( TOE의 Memory에서 수행되거나 처리되는 동안)

- SG2 User Data와 Smartcard Embedded Software의 기밀성 유지 (TOE의 Memory에서 처리되는 동안)

- SG2 random number의 제공

□ 성과 활용도 및 파급효과

o 보안제품으로써의 보안기능, 목표, 품질등을 설계하는데 활용

□ 결과물

기술문서 : KTC_0002_RS2301 보안목표명세서

(13) IoT 디바이스 보안을 위한 보안 콘트롤러 보안목표명세서(Security Target) 정의

(14) 오류주입 공격에 대한 방법 및 기준 정의

□ 연구개발 내용

o IoT 디바이스 보안 콘트롤러 칩의 취약성 평가를 위한 평가 방법론 및 세부 시험절차 개발 - IC칩에 대한 대표적인 취약성 시험항목인 광학오류주입에 대한 평가 방법론 개발

- 보안 콘트롤러 칩에 대한 침투시험을 수행할 수 있는 침투시험 도구/환경, 침투시험 시나리오 등 세부 취약성 시험 절차 개발

□ 주요 우수성과

o 보안 콘트롤러 칩에 대한 광학오류주입 평가 방법론 개발 - 하드웨어에 대한 오류주입 공격 사례 연구

- RSA/ECC 등에 대한 DFA(Differential Fault Analysis) 공격 사례 조사 - 운영모드 변경/실행흐름 변경 등 Perturbation 공격 사례 조사

- 하드웨어 칩 레이아웃 특성 조사

- CMOS, 인버터 등 회로요소 별 특성 조사 - 메모리 블록 등 하드웨어 블록 별 특성 조사 - 각 구성요소 별 오류주입 특성 조사

o 디바이스 보안 칩 침투 시험서 (AVA_VAN.5)

- IoT 디바이스 운영환경을 고려한 오류주입 취약성 시험도구기준 및 방법 등 시험환경 정의 - 시험대상 (디바이스 보안 칩)의 잠재적 취약성 항목에 기반하여 침투시험 항목 고안 - 침투시험도구/구성환경 정의

- 침투시험에 대한 공격 성공가능성(Attack Potential) 정의

- 세부 시험항목별 시험 목적/방법/도구/초기조건/세부절차/사전 조건/시험결론 및 판정 정의

□ 성과 활용도 및 파급효과

o 오류주입 취약성 공격을 방어할 수 있는 IoT 디바이스 보안 칩 평가 기준 및 평가 방법론 개발 - 기존 Smart Card 칩 등에 국한된 보안칩 오류주입평가 방법 및 기준을 응용하여 오류주입

취약성 공격에 내성을 지니고 있는 IoT 디바이스 보안 칩에 대한 평가 방법론 개발 - 연구개발 과제 외, 향후 IoT 디바이스 또는 IoT SoC의 보안성을 평가하는데 활용

□ 결과물

기술문서 : KTC_IOT_0002_광학오류주입취약성시험

KTC_IOT_0003_AVA_VAN.5 수준의 침투시험 방법

□ 연구개발 내용

o RSA 암호화 알고리즘 부채널 공격 대응기법동향을 조사하고 이를 활용하여 과제에 적용 할 대응기법을 설계한다.

□ 주요 우수성과 o 단순전력분석대응기법

- Dummy Operation 삽입

Algorithm. Left to Right Square and Multiply Always Method - 비트값에 상관 없이 연산 구조 동일유지

Algorithm. Left to Right Montgomery Powering Ladder Method Algorithm. SAP,CSE resistant exponentiation requiring no recoding o 차분 전력 분석 대응기법

- 메시지 랜덤화 - 지수랜덤화 - 지수 분할

- 향상된 지수 분할

o 단순 전력 분석 및 자분 전력 분석 대응기법 - 비트값에 상관없이 연산구조 동일, 메시지 랜덤화

Algorithm. Message blinding method requiring no multiplicative inversion o 충돌공격대응기법

- 비트값에 상관없이 연산구조 동일, 메시지 랜덤화, 지수 w비트씩 연산 Algorithm. Message blinding method requiring no multiplicative inversion - 비트값에 상관없이 연산구조동일, 메시지 랜덤화, 지수 w비트씩 연한, 지수 분할

Algorithm. Message blinding and Exponent Splitting method requiring no multiplicative inversion

□ 성과 활용도 및 파급효과

o 국내외 특허 및 문헌 분석을 통한 RSA 알고리즘 H/W 대응기법 동향을 조사하고 이를 제품의 설계에 반영하도록 한다.

□ 결과물 기술문서 :

KMU_IOT_0004_RSA 암호화 알고리즘 부채널공격 대응기법 조사서.pptx KMU_IOT_0005_부채널 공격에 대응하는 RSA 설계서.hwp

(15) RSA 암호화 알고리즘 부채널공격 대응기법 동향 조사서 및 설계서

□ 연구개발 내용

o 부채널 대응 RSA 암호화 알고리즘 구현 동향과 기법에 따라 적정한 구현 알고리즘을 선 정하고 이를 반도체 설계로 구현

- 공개키 암호화인 RSA를 H/W으로 구현함으로써 IoT Chip에 적용하기 적합한 기술 확 보와 부채널 공격(SCA)에 대응하기 위하여 SCA 대응 기법을 적용하여 보다 안전한 RSA 설계 기술 확보

□ 주요 우수성과

o RSA Top Block diagram

o RSA SCA Countermeasure - Window Exponentiation

- Random Window Exponentiation

Random Window Exponentiator기법이 적용된 구조는 Window size를 난수를 받아 결정한다. Window method의 4단계 각각의 i마다 난수 k를 받아서 연산 패턴을 숨기는 방법

□ 성과 활용도 및 파급효과

o H/W기반의 부채널 대응 고성능 RSA 암호화 엔진을 구현하여 목표제품에 활용이 가능 하고 다른 제품에 응용이 가능하다. 경우에 따라 IP Block으로 라이센싱이 가능하다.

□ 결과물

시제품 : RNX_IOT_0007_RSA부채널대응구현 (16) RSA 대응기법 H/W 구현

□ 연구개발 내용

o FPGA는 일반적으로 주문형 반도체(ASIC) 대용품보다 느리고, 복잡한 설계에 적용할 수 없으며, 소비전력이 크다. 그러나 개발시간이 짧고, 오류를 현장에서 재수정할 수 있고, 초기 개발비가 저렴하다는 장점이 있다. 본 과제에서는 FPGA의 이러한 특성을 활용하여 ASIC 전 단계에서 설계를 검증하는데 사용하였다.

□ 주요 우수성과

o FPGA 평가 시스템 Block Diagram

o FPGA 평가 보드 개발

□ 성과 활용도 및 파급효과

o 높은 비용이 소요되는 ASIC 공정전에 제품의 설계와 기능, 정상동작 여부를 검증하는데 활용

□ 결과물

기술문서 : RNX_IOT_0008_FPGA평가시스템설계 H/W보드 : FPGA 평가보드

(17) 보안 콘트롤러 FPGA 평가시스템설계

□ 연구개발 내용

o 오류주입 공격인 비밀키가 내장된 암호 장치에서 연산을 수행 시 공격자가 오류를 주입 하여 비밀키를 찾아내는 공격으로서 암호히스템의 안전성에 심각한 위협이 되고 잇다. 본 기술개발에서는 오류주입에 대응하는 오류주입 감지센서를 설계하여 오류가 주입될 경우 정상동작을 차단하는 방법으로 공격에 대응하는 설계를 하였다.

□ 주요 우수성과

o Abnormal Voltage Detector

- 정상적인 동작을 보장하는 VDD전원(2V~6V) 이외의 전원이 칩 외부에서 인가되었을 시, 이를 감지한다.

o Abnormal Glitch Detector

- 칩의 비정상적인 동작을 유도하기 위하여 칩 외부에서 glitch를 생성, 투입하는 경우 , 이를 감지한다.

□ 성과 활용도 및 파급효과

o 안전한 보안칩을 구현하기 위해 정교한 Abnormal Detection Sensor는 필수 요소이다. 본 개발을 통해 보안콘트롤러의 물리적 보안 기능을 강화하여 제품 품질 경쟁력을 높이는데 활용되었다.

□ 결과물

기술문서 : RNX_IOT_0009_오류주입공격감지센서설계 (18) 오류주입공격 감지센서 설계

(19) 특허출원

□ 연구개발 내용 o 특허 출원

- 출원번호 : 10-2015-0129270 - 출원일 : 2015년 09월11일

- 발명의 명칭 : 마스킹 기능을 갖는 블록 암호 경량 암호화 알고리즘을 이용한 암호화와 복호와 시스템 및 그 방법

- 출원인 : (주) 라닉스 (주관기관) - 발명자 : 구본우, 최승욱

o 발명을 지원한 국가연구개발사업 - 과제고유번호 : B0126-15-1008 - 부처명 : 미래창조과학부

- 연구관리 전문기관 : 정보통신기술진흥센터 - 연구사업명 : 정보통신·방송 연구개발 사업

- 연구과제명 : IoT 디바이스 보안을 위한 보안 콘트롤러 칩(SoC)세트 개발

□ 주요 우수성과

o 주요 특허 내용

대표도

□ 성과 활용도 및 파급효과

o 암호화 알고리즘 자체에 대한 특허는 해당되지 않으나, 암호 수행 시 안전성을 높이기 위 한 기술에는 다양한 특허들이 출원·등록되어 있다. 본 과제를 통해 제품의 주요 특징 중 하나인 부채널공격관련 대응기술 연구결과에 대한 지적 재산권을 확보하고자 특허출원함 으로써 향 후 특허 침해 위협에 대응할 것으로 예상

□ 결과물

특허출원서 : 특허출원서(10-2015-0129270)

(20) 논문 (SCI)

□ 연구개발 내용

o 최신 블록 암호 부채널 대응기법에 대한 안전성 평가

- 부채널 학회 CARDIS 2014(13th Smart Card Research and Advanced Application Conference)에 게재된 부채널 소프트웨어 대응기법에 대한 취약함을 밝힘. 하이딩 기법(Hiding Scheme) 중 하나 인 소프트웨어에 적용 가능한 Dual-rail with Precharge Logic 대응기법에 최신 부채널 공격을 활 용하여 소프트웨어 취약점을 찾아내고, 시뮬레이션(Simulation) 환경에서 이를 밝힘. 또한, 실제 검증 보드(AVR Board)에 탑재하여도 취약점이 드러남을 보임.

□ 주요 우수성과

o 소프트웨어 Dual-rail with Precharge Logic 대응기법에 대한 안전성 검증 - 표준 부채널 분석에 안전하게 설계된 대응기법에 대한 취약성을 밝힘 - 이전과 다른 부채널 누출 모델을 정립 후, 취약성을 밝힘

- 시뮬레이션(Simulation) 환경과 실제 검증 보드(AVR Board)에서도 취약성이 존재함을 밝힘 o 시뮬레이션 환경에서의 실험 결과

시뮬레이션 실험 결과

◆ Simulation Leakage Model

-  







_∼__, _∼__, _{}∼_{}_{}, where _ and _ denote mean and variance respectively.

◆ Experimental Result

□ 성과 활용도 및 파급효과

o 소프트웨어 Dual-rail with Precharge Logic 대응기법 안전성 검증 체계 마련 - 유사한 형태의 대응기법에 대한 시뮬레이션·실제 보드에서의 안전성 검증

□ 결과물

논문 : Paper_On the Security of a Novel Software Constant Weight Countermeasure

Ⅱ-2. 고용창출 효과

신규채용 3명

소속기관 이름 직위 학위/경력 채용시기 담당업무

(주)라닉스 홍천우 책임

연구원 학사/10년 2015년 5월 1. 개발/평가시스템 개발지원

(주)라닉스 이원재 책임

연구원 석사/10년 2015년 5월

1. 상위 수준의 RTL 설계 및 검증

2. 논리 합성 및 검증 3. 개발/평가 시스템 개발 지원

(주)라닉스 연구원 구본우 학사/1년 2015년 6월

1. SPA/DPA등 부채널 공격에 대응한

Hiding/Masking 기법의 암호화 알고리즘 개발 2. 암호화 알고리즘 구현 검증

Ⅲ.

(1) 1차년도 기술개발 수행에 대한 종합적인 결론

경량·저전력 IoT 디바이스에 적용한 암호화 IC (반도체칩)의 개발을 1년 내에 수행해 야 하는 일정상으로도 매우 도전적인 과제였습니다. 보안제품으로써 기능적 오류가 보 안 위협이 될 수 있다는 점, ASIC 제작이후 제품을 수정할 수 없다는 점들을 고려하면 본 과제가 매우 어려운 업무였다는 것을 알 수가 있습니다. 일정을 준수하기 위하여 최선을 다하였습니다만 송구하게도 연차보고서 제출 마감일 기점으로 하기의 미완 업 무가 발생하였습니다. 해당 업무는 당해 협약기간 2016년 02월 29일 내에 반드시 완료 하도록 하겠습니다.

연차보고서 마감일 (2016년 1월29일)기준 미완 업무

➀ [제품1]경량·저전력 암호화 IC ASIC 제작 및 검증

② [제품1]정량적평가

IITP의 친절하고 적극적인 지원 그리고 주관 기관과 참여업체들의 헌신적인 노력으로 약간의 일정지연은 있었지만 1차년도 개발목표를 완료할 수 있게 되었습니다. 1차년도 과제 결과물이 과제에 그치지 않고 실제 양산되어 안전한 IoT 환경구성에 꼭 필요한 제품이 되도록 지속적인 노력을 기울이고 2차년도 또한 차질 없이 준비하여 과제를 성 공적으로 수행하겠습니다.

Ⅳ. 사업비 사용현황

① 주관기관 : (주)라닉스

(단위: 천원)

구 분

비 목

당 초 계 획(A) 사 용 금 액(B) 잔액(A-B)

증감사유 현 금 현 물 현 금 현 물 현 금 현 물

1. 직접비

1.1 인건비

1.2 학생인건비

1.3 연구장비· 재료비

1.4 연구활동비

1.5 연구과제추진비

1.6 연구수당

1.7 위탁연구개발비

2. 간접비

2.1 인력지원비

2.2 연구지원비

2.3 성과활용지원비

2.4 간접비

(비영리기관은 일괄기입)

3. 이 자

4. 전년도 이월금

합 계 854,301 290,800 587,775 290,800 266,526 0