Development of Basic Technologies for 3D Photo-Electronics

주요사업 연차실적 보고서

연차실적 보고서

과제유형

1. 기초미래선도형 ( O ) 2. 공공인프라형 ( ) 3. 산업화형 ( )

대과제명

ICT소재부품 미래선도 기술개발

세부과제명

3D Photo-Electronics 원천기술 개발

세부과제

책임자

소속 및 부서

ICT창의연구소

광무선원천연구본부

직위

(직급)

본부장

(책임연구원)

성명

백용순

총연구기간

2018년 1월 1일 부터 2023년 12월 31일 까지 (72개월)

당해연도

연구기간

2019년 1월 1일 부터 2019년 12월 31일 까지 (12개월) (2차년도)

참여인력(M/Y)

총 연 구 기 간

300 명 ( 100 M/Y)

당해연도 연구기간

63 명 ( 16.7 M/Y)

참여기관

기관명

연구책임자

기관명

연구책임자

참여연구기관

KAIST

최성율

텍사스 달라스 대학(UTD)

Cho,

Kyeongjae

CEMHTI-CNRS

Esidor

Ntsoenzok

위탁연구기관

키워드

(6~10개)

3D 집적, 이종결합, 광전집적, III-V on Si, 레이저 다이오드, 메타물질, 광송수신

<제목 차례> 1. 연구개발 개요 ··· 3 1.1. 연구개발 목적 ··· 3 1.2. 연구개발 필요성 및 중요성 ··· 3 1.2.1. 연구개발 필요성 ··· 3 1.2.2. 연구개발 중요성 ··· 4 1.3. 국내외 기술 동향 ··· 5 1.3.1. 3D 집적용 광전소자 기술 ··· 5 1.3.2. 메타물질 기술 ··· 6 1.3.3. 3D 광전집적 기술 ··· 6 1.4. 연구목표 및 연구개발내용 ··· 7 1.4.1. 최종목표 ··· 7 1.4.2. 당해년도 목표 및 내용 ··· 7 1.4.2.1. 연구개발목표 ··· 7 1.4.2.2. 연구개발내용 ··· 8 2. 당해년도 추진현황 ··· 8 2.1. 기술개발 추진 일정 ··· 8 2.2. 당해년도 추진실적 ··· 9 2.3. 기술개발 요약 ··· 11 2.4.1. III-V on Si 양자점 성장 기술개발 ··· 18 2.4.2. 25GHz급의 이종 소자 간 3D 광전집적 기술개발 ··· 30 2.4.3. 3D 이종결합용 광전소자 공정 기술개발 ··· 55 2.4.4. 광집적회로용 서브파장 메타물질 제작 및 능동 제어 기술개발 ··· 62 2.4.5. 그래핀/2D소재 헤테로결합 구조 광디텍터 기술개발 ··· 71 3. 결론 및 차년도 계획 ··· 87 3.1. 결론 ··· 87 3.2. 차년도 계획 ··· 89 3.2.1. 차년도 연구개발목표 ··· 89 3.2.2. 차년도 연구개발내용 ··· 89

1. 연구개발 개요

1.1. 연구개발 목적

4차 산업혁명의 인프라 조성 및 융합 확산을 위한 5G·IoT 네트워크 인프라 구축에 따른 대용량 데이터 통신을 수용하면서 유통 활성화, 스마트홈ㆍ정밀의료 등 ICT 융합 서비스에 활용되는 광부품 기술을 확 보를 목적으로, 기존 하드웨어 성능을 획기적으로 개선하기 위한 저전력, 저지연, 저가격, 고성능의 3D Photo-Electronics 원천 기술개발 <3D Photo-Electronics 기술 적용 분야>

1.2. 연구개발 필요성 및 중요성

1.2.1. 연구개발 필요성

ㅇ 정부의 국정과제 해결을 위하여 3D Photo-Electronics 원천기술개발이 필요 - 국정과제 목표(33번)인 4차 산업혁명의 인프라 조성 및 핵심 기술력 확보를 위한 5GㆍIoT 네트워크 인프라 구축, 데이터 개방 계획에 따라 대용량 데이터 통신 수요에 대비하기 위한 대용량 통신부품 기술개발이 필요 - 국정과제 목표(34번)인 유통 활성화, 스마트홈ㆍ정밀의료 등 ICT융합 서비스 발굴ㆍ확산을 위하여 통 신·센서·신호처리 등 융합기능을 지원하는 초소형 광융합부품 기술개발이 필요 - 국정과제 목표(37번)인 저탄소·고효율 구조로의 전환을 위하여 에너지소모가 급격히 증가하고 있는 통신시스템의 에너지효율을 개선하기 위한 저전력 통신부품 기술개발이 필요 ㅇ 4차 산업혁명의 초연결 사회에는 백만배 이상의 데이터 발생량 증가가 예측되어 기존 하드웨어 성능 의 획기적 개선 및 저전력, 저지연, 저가격, 고성능 구현이 핵심 요소이므로 이를 구현할 수 있는 기

술개발이 필요함 - 반도체 공정기술 발전에 의한 성능향상 및 전력 소모 절감은 한계에 직면하여 이종 물질 결합 및 소 자의 3차원 집적을 통한 성능 개선 연구가 필요함 ㅇ 중장기기술개발계획 2025 추진을 위하여 소자·부품 원천기술개발이 필요 - 초연결 통신을 위한 광통신 소자/부품의 테라급 데이터센터용 광모듈 및 광트랜시버 개발 로드맵에 따라 초고속 광소자 및 광부품 개발이 필요함 - 광소자/부품기술의 광통신 소자/부품, 광소재 및 공정 등에 해당하며, 나노전자 소재/소자 기술 중 메타소재 및 공정기술, 3D 인터커넥션 등에 해당 ㅇ IDX 추진전략에 따른 핵심기술 확보 필요 - 4차 산업혁명 토대인 초연결 분야에서 데이터 통신 기반의 네트워크 기술이 필요한 행정 IDX, 유통 IDX, 농수산 IDX 등의 추진에 필요 - 메가 데이터센터용 초고집적 광송수신 모듈, 3D 집적 기반 고성능 프로세서, 메타물질 기반 초소형 레이더 및 스텔스 기술 등으로 행정, 교육, 제조 및 국방 IDX 추진에 기여 ㅇ 미래 유무선 통신용 부품기술은 다양한 물질을 기반으로 제작된 부품을 하나의 모듈로 집적화하는 방 향으로 예측됨에 따라 이종결합 기술개발이 필요 - 기하급수적으로 증가하고 있는 데이터 트래픽은 모바일과 유선을 모두 포함하여 매년 20% 이상 증 가할 것으로 예측되므로 더 나은 유무선 통신부품의 개발이 필수 - 미래 전자소자 기술은 저가격화, 집적화, 다기능화, 소형화로 발전할 것이며, 이에 따라 이종 소자 간 융합 필요성 증가 - 스마트폰과 같은 소형 통신 기기의 발달로 세계가 IoT 시대로 접어듦에 따라 배터리, 다크 실리콘 등의 전력 문제를 해결하기 위하여 다양한 물질 기반의 부품을 하나의 모듈로 집적하는 이종집적 시 스템화 기술 확보가 필요 - 데이터 처리기술의 초고속화, 저전력화, 저지연화, 저가격화를 가능하게 하는 초연결 기술로 AI, IoT, 자율주행, 스마트 팩토리 등 4차 산업혁명을 위한 ICT 융합 원천기술의 핵심사항 - 설계에 따라 물질의 특성을 마음대로 조절할 수 있는 메타물질 기술은 구조에 따라 광경로 등을 자 유롭게 제어하여 기존 광소자를 집적화할 수 있고 광기반 초고속 저전력 데이터 프로세싱 기술이 가 능하므로 관련 기술개발이 필요

1.2.2. 연구개발 중요성

ㅇ 정부의 국정과제인 4차 산업혁명의 인프라 조성 및 융합 확산을 위한 5GㆍIoT 네트워크 인프라 구축, 데이터 개방 및 유통 활성화, 스마트홈ㆍ정밀의료 등 ICT 융합 서비스에 필요한 핵심 광부품 기술 확 보가 중요 ㅇ 3D 집적기술은 시스템의 전력 소모 감소, 대역폭 증대, 크기 축소 및 다양한 디바이스 집적을 통한 융복합 서비스를 구현할 수 있는 핵심기술로서, IoT 모듈, 인공지능 프로세서 모듈, 융복합 센서 모 듈, AR·VR 모듈, 5G용 통신 모듈 등 4차 산업 혁명을 실현하는 주요 부품에 적용되는 기술 - “무어의 법칙”의 한계를 극복하고 시스템의 복잡도 및 기능성을 배가하기 위한 이종집적 (heterogeneous integration) 기술 - 초단거리 전기배선은 저항이 낮아 기존대비 50% 이상 전력 소모 단축이 가능한 중요 기술 - 3D 광전집적 패키징 기술개발을 통해 전기배선의 길이를 기존 와이어본딩 및 플립칩 본딩 대비 획기 적으로 단축하여 전력 소모 절감과 초저지연 구현이 가능 - 에너지 절감을 위하여 디바이스의 저전력 소모와 3차원 패키징 기술이 필요할 뿐만 아니라 대역폭 증대를 위하여 디바이스와 패키지 간 인터커넥션의 제한이 없는 인터포저 기반의 3D 패키징 기술개

발이 중요 - 실리콘 인터포저를 기반으로 하는 3D 집적기술은 전자 및 광통신 디바이스를 집적할 수 있는 플랫폼 기술이며, 높은 대역폭, 낮은 전력 소모, 낮은 대기시간(latency), 낮은 비용으로 클라우드로 이동하 는 각종 데이터, 로직, 응용 시장에 효과적으로 대응할 수 있는 기술 - 데이터센터용 광트랜시버 시장은 ‘21년에 50억불로 전망되고, 100G 이상의 점유율이 91%로 예측되 고(IHS, 2017) 초소형, 저전력 제품 점유율이 급격하게 상승함에 따라 초고속, 초소형, 저전력 기술 개발이 중요 ㅇ 저가격 대면적의 실리콘 기판에 고품질의 레이저 제작 기술 확보를 통해 반도체 레이저 가격을 획기 적으로 낮출 수 있으며 이를 통해 광통신 외에 다양한 분야로의 응용 확대가 가능 - 실리콘 반도체소자와 III-V 화합물 반도체 소자를 대면적의 실리콘 기판에 동시에 구현하여 전자회로 기술과 융합 광전집적회로 구현 기술이 중요 ㅇ 초고속 저전력 데이터 정보 처리 기술을 위해서 광소자/부품 등에 기존 소재의 성능을 획기적으로 뛰 어넘을 수 있는 메타물질을 적용하여 광소자의 소형화, 초고속화, 저전력화 등 성능을 크게 향상할 수 있고, 이를 통한 관련 기술의 선점 및 신시장 개척 등 ICT 원천기술을 확보

1.3. 국내외 기술 동향

1.3.1. 3D 집적용 광전소자 기술

ㅇ III-V-on-Si 실리콘 레이저 구현 방법으로 양자점 주목 - 실리콘 기판에 Ge-on-Si 버퍼를 사용하여 고성능 양자점 레이저를 성공적으로 시연하였으나, GaAs-on-Si의 결함 밀도는 2x106_cm-2_{로 GaAs 기판 1x10}4_cm-2_{보다 매우 높은 수준} - 서울대는 실리콘 기판 위에 주기적인 SINx 패턴을 이용하여 고품질의 InP 박막 성장기술 연구(2015) - 미국 Intel과 Univ. California Santa Babara는 III-V on Si 성장으로 InAs 양자점 기술을 확보하

고 60℃에서 65,000시간 수명 신뢰성의 광통신용 레이저를 제작(2018)

- 영국 Univ. College London에서 III-V on Si 성장으로 결함밀도 5x107_cm-2 _{수준의 양자점 레이저}

를 제작하여 105℃에서 문턱전류밀도 173A/cm2_{, 상온에서 출력세기 100mW 이상의 광통신용 레이}

저를 제작(2019)

ㅇ ETRI에서 C/L-band 10×10G DML 칩 및 InAlGaAs 기반의 25G DML 칩을 개발

- 25G 광원 칩은 해외 대기업을 통하여 상용화되었으며, 채널당 변조 속도를 증가시키기 위하여 일본, 미국 등에서 이미 NRZ 및 멀티레벨 변조 방식의 50G 광원 연구를 활발히 진행 ㅇ 국내의 초고속 광검출기 기술개발은 한국전자통신연구원이 주도해오고 있으며, 100/400 Gbps 코히어 런트 수신기 모듈 개발을 목표로 25GHz 대역폭의 광검출기 개발 진행 - 해외 유수의 기업들은 32Gbps급 광검출기 어레이를 사용하여 100Gbps용 QSFP28 트랜시버나 200/100Gbps 코히어런트 트랜시버의 핵심 소자로 사용 ㅇ 집적형 광소자 칩은 현재 주로 실리콘 포토닉스 기술에 기반해서 개발되고 있으며, 이 기술은 LD 광 원을 웨이퍼 본딩 또는 플립칩 본딩 방법을 이용해서 하이브리드 집적 구현

- 미국 Intel과 Univ. California Santa Babara는 공동으로 wafer bonding 기술 기반의 III-V/Si 이 종결합 집적기술을 적용한 레이저를 제작하여, 150℃까지 발진하고 100G용 10mW(@80℃, 60mA) 및 400G용 25mW(@80℃, 100mA) 출력의 하이브리드 집적 레이저를 개발(2019)

- ETRI는 데이터센터 통신용 QSFP28 트랜시버용으로 반도체 광증폭기(SOA) 및 광검출기(PIN-PD)를 하이브리드 집적한 100G-ER4 표준에 따른 광수신기 서브모듈(ROSA)을 개발(2019)

1.3.2. 메타물질 기술

ㅇ 미국, 유럽, 중국, 일본 등에서는 메타물질 관련 원천핵심기술 개발을 위하여 국가가 정책적으로 지원 - 미국은 미국방부(ONR)에서 국방과학기술 원천기술 개발을 위해 연간 수천억원 규모의 MURI 프로그 램 운영(Upenn, UC 버클리, 듀크, MIT, 미시건 등) - 중국의 경우, 광치연구소 등을 중심으로 국가 주도로 메타물질 연구가 활발히 진행 중 - 유럽에서는 메타물질 및 응용에 대해 대형 프로젝트가 진행되고 있으며, 대표적으로 영국 Southampton 대학 N. Zheludev 교수 주관 Photonic material 센터, 독일 3D 포토닉 메타물질 개발 METAMAT 프로젝트 등이 있음

ㅇ 한국은 ’14년부터 글로벌 프론티어 사업에서 메타물질 연구를 활발히 진행하고 있으나, 본 과제에서 수행하는 광집적회로 등 초연결 분야는 포함되지 않음

1.3.3. 3D 광전집적 기술

ㅇ EIC(electronic IC)와 PIC(photonic IC) 간의 집적기술 연구는 초고속/저전력화가 연구개발의 대세인 현재의 광통신 시장의 가장 중요한 화두

ㅇ 두 종류의 IC 간에 집적을 구현하는 방법은 3가지로 구분

- PIC를 EIC의 메탈 형성 공정 단계(BEOL)에서 집적하는 방식, 동일면에 EIC와 PIC의 공정을 수행하 는 방식, 동일 기판의 상/하 양면에 EIC와 PIC를 각각 제작하는 방식의 3가지로 구분 ㅇ 두 종류의 반도체가 각각의 칩 형태로 패키징되어 용도에 맞게 상호 보완적으로 교차 사용되고 있으 나 현재 이종결합 구조를 가지는 단일 형태의 칩을 구현하는 기술이 연구되고 있음 - 특히 군사용으로의 응용 가능성이 큰 기술이기 때문에 미국에서는 산학협력 연구가 이루어지고 있으 며 유럽에서도 기술이 개발되고 있음 - 웨이퍼 본딩 방식은 미국 MIT 등에서 연구되고 있는데 서로 다른 기판에서 공정이 완료되었거나 공 정 준비상태의 웨이퍼를 서로 접합하여 기판이 다른 소자를 집적시킬 수 있는 기술임 - 미국 MIT와 Raytheon社 등에서 에피성장을 통한 구현 방법이 연구되고 있는데 실리콘 기판에 능동 소자가 실장될 부분에만 선택적으로 III-V 반도체 물질을 성장시킨 다음 공정을 진행하는 방식 ㅇ 광통신용 전자소자의 경우 NTT, Inphi, Qorvo, Analog Device, SHF 등 고도의 기반기술이 갖추어

진 전 세계적으로 수 개 업체 및 여러 기관에서 연구를 하고 있으며 다양한 제품을 판매 중

ㅇ 삼성전자와 SK하이닉스는 TSV를 기반으로 하는 삼차원 메모리 (HBM, High Bandwidth Memory)를 2015년부터 양산하고 있으나 인터포저를 기반으로 하는 GPU와 HBM의 2.5D 모듈은 대만 TSMC에서 양산하고 있음

- 싱가포르 IME는 TSV 기술과 광 통신 소자를 이종 접합한 EPIC 국제공동연구를 2017년부터 2019년 까지 2단계로 수행하고 있으며, 400Gbps 응용을 위한 전광 모듈을 개발하려고 하고 있고 3dB 대역 폭을 50GHz 이상 확보를 목표로 하고 있음

- 일본의 AIST, 동경대학교, PETRA는 2010년부터 2013년까지 4년 동안 Photoncs-Electronics Convergence System Technology (PECST) 과제를 수행하여 실리콘 광학 인터포저를 기반으로 하 는 광-전자 융합시스템을 개발 ㅇ 현재 방열용 계면 접합 소재는 나노 크기의 은(Ag) 소재를 기반으로 Sintering 공정을 적용하는 장시 간, 고가의 공정이 주를 이루고 있으며, Ag의 원가 상승으로 인하여 저가 및 짧은 공정시간을 목표로 하는 연구가 요구되고 있음 - IBM는 3M과 3D 프로세서 적층을 위한 방열 소재를 개발하였으나 기술개발 난항 중 - 일본의 스미토모사는 Ag 분말을 사용한 전도성 접착제 공정성 개선, 고 접착성능 확보, 상온 보관성

개선을 위한 에폭시 레진과 첨가물 기술개발을 진행하고 있음 - 열소산의 향상을 위해 방열 면적 증가뿐만 아니라, 빠른 열점(hot spot) 제거가 주요 핵심기술이며, 이를 위해 다이아몬드층을 활용한 열소산 기술개발이 고온 공정과 기판과의 열팽창 계수 차로 인한 열응력 문제들을 극복하고 최근 들어 매우 증가하고 있음

1.4. 연구목표 및 연구개발내용

1.4.1. 최종목표

1.4.2. 당해년도 목표 및 내용

1.4.2.1. 연구개발목표

ㅇ III-V on Si 양자점 성장 기술개발 ㅇ 25GHz급의 이종 소자 간 3D 광전집적 기술개발 ㅇ 3D 이종결합용 광전소자 공정 기술개발 ㅇ 광집적회로용 서브파장 메타물질 제작 및 능동 제어 기술개발 ㅇ 그래핀/2D소재 헤테로결합 구조 광디텍터 기술개발 구분 내용 최종목표 ㅇ 3D Photo-Electronics 원천기술 확보 - 실리콘 레이저 기술개발 - 3D 집적용 아날로그 IC 및 3D 패키징 기술개발 - 광집적용 서브파장 능동 메타물질 기술개발 - 데이터센터용 3D 광전집적 광송수신기 기술개발 세부목표 ㅇ 이종결합 기반기술 - III-V on Si 성장기술 및 실리콘 레이저 기술 - 메타물질 기반기술 및 능동 제어 소자 기술 - 이종결합용 나노소재 원자층 제어 기술 ㅇ 3D 집적기술 - 3D 광전집적 소자 설계, 공정 및 집적화 기술 - 실리콘 인터포저 설계, 이종 디바이스 3D 집적 및 초고속 광배선 기술 ㅇ 3D 응용 소자 기술 - 광전집적회로 기술 및 초고집적 3D 광송수신 모듈 기술 - 메타 광부품 기술 및 메타물질 기반 3D 나노포토닉스 기반기술 평가항목 (주요성능 Spec) 단위 세계최고수준 (보유국/보유기관) 국내기술수준* (보유기관) 기술개발 목표치 실리콘 레이저 기술 파장 nm 1300 (미국) - 1300 동작 온도 o_C 75 (미국) - 120 3D 능동 광메타물질 기술 변조 레벨 단계 2 - 100 광집적회로 단위 소자 크기 μm 10 44 2

1.4.2.2. 연구개발내용

ㅇ 실리콘 기판 위에 고품질 III-V 화합물반도체 박막 성장 기술개발 - 이종 물질 간의 열팽창 계수 차에 의한 스트레스 완화 기술개발 - 1x107_cm-2 _{이하의 결함밀도 버퍼층 개발} - 실리콘 기판 위에 고밀도 양자점 활성층 성장 - 1.3μm 파장대역 발진을 위한 양자점 레이저 구조 설계 ㅇ 25GHz급의 이종 소자간 3D 광전집적 기술개발

- 25GHz 대역폭의 Analog IC와 PIC간 패키징 기술개발

- 3D 광전집적 모듈 구동을 위한 25GHz급 EVBD 고주파 배선 설계 및 제작 - 25GHz 대역폭의 PIC 및 EVBD간 연결 기술개발 - PIC/Analog IC 사이의 마이크로 솔더 볼/범프 본딩 기술개발 - TSV 인터포저 기반 3D 라이브러리 설계 및 공정 기술개발 - 고방열부품용 계면접착소재 열전도도 4W/m·K급 개발 - 3D 인터커넥션/소자 및 3D 구조체용 유무기 복합소재 개발 - 집적 서브 모듈 열 해석 및 검증 ㅇ 3D 이종결합용 광전소자 공정 기술개발 - III-V 반도체 기판용 전극 구조 및 전극형성기술 연구 - 건/습식 식각 조건 테스트 및 메사 형성 연구 - 소자 보호를 위한 절연막 증착조건 연구 ㅇ 광집적회로용 서브파장 메타물질 제작 및 능동 제어 기술개발 - 서브파장 메타물질 광 공진기 구현 및 특성평가 - 능동 메타 구조 설계 및 전산모사 - 능동 메타물질 소재 개발 및 단위공정 기술개발 ㅇ 그래핀/2D소재 헤테로결합 구조 광디텍터 기술개발 - 그래핀/2D소재 수직 및 수평 접합 성장 기술개발 - 헤테로 결합 구조 광디텍터 기술개발

2. 당해년도 추진현황

2.1. 기술개발 추진 일정

과제내용 추 진 일 정 _활동 책임자 참여 인력 (M/Y) 1 2 3 4 5 6 7 8 9 10 11 12 III-V on Si 양자점 성장 기술개발 III-V/Si 버퍼층 개발 및 분석 한원석 4 고밀도 양자점 성장기술 양자점 레이저 설계 및 공정 개발

2.2. 당해년도 추진실적

세부내용 당해연도 당초계획 진도실적 III-V on Si 양자점 성장 기술개발 ㅇ 이종 물질 간의 열팽창 계수 차에 의한 스트레스 완화 기술개발 - 열팽창 계수차에 의한 결함 억제를 위한 열처리 온도 및 시간 최적화 ㅇ 1x107cm-2 이하의 결함밀도 버퍼 층 개발

- 저온 AlAs buffer 두께 및 TCA 최적화를 통해 결함 밀도 2x107_cm-2 _{이하 조건 확보} ㅇ 실리콘 기판 위에 고밀도 양자점 활성층 성장 - 양자점 밀도 5.1x1010cm-2의 고밀도 양자점 성장 및 지름 42 nm 크기의 균일한 원형 양자점 성장 조건 확보 ㅇ 1.3μm 파장대역 발진을 위한 양 자점 레이저 구조 설계

- III-V on Si의 Bowing 측정 및 완화 공정 확보

25GHz급의 이종 ㅇ 25GHz 대역폭의 Analog IC와 - (Si Test-IC) EIC와 PIC 간의 패키징 구성을 25GHz급의 이종 소자 간 3D 광전집적 기술개발 Si/SiO2 Test-IC 간 솔더 및 TCB 본딩 한영탁 3 25GHz급 EVBD 고주파 배선 설계 및 제작 인터포저 대역폭 설계 계면 접착 소재 3D 이종결합용 광전소자 공정 기술개발 초고속 전자소자용 공정 기술개발 이종민 2 4인치 전자소자 공정 진행 및 소자 제작 광집적회로 용 서브파장 메타물질 제작 및 능동 제어 기술개발 서브파장 메타물질 광 공진기 구현 홍성훈 3 능동 메타 구조 설계 및 전산모사 능동 메타물질 소재 개발 및 단위 공정 그래핀/2D 소재 헤테로결합 구조 광디텍터 기술개발 대면적2차원소재 합성 연구 최춘기 5 고효율 광디텍터 소자 개발 주요 Milestone 완성점에서의 수행결과 - SCI 논문 2건 - 국내특허 3건 - SCI 논문 5건 - 국내특허 3건 - 국제특허 3건 - 기술문서 20건 18

소자 간 3D 광전집적 기술개발 PIC간 패키징 기술개발 위한 RF 전송선로 설계 및 제작 - RF 삽입손실 : –0.29dB @25GHz(0.9mm) - RF 반사손실 : < -20dB @25GHz ㅇ 3D 광전집적 모듈 구동을 위한 25GHz급 EVBD 고주파 배선 설 계 및 제작 - (PCB) 평가보드용 50Ω 임피던스 매칭된 고주파 배선 및 PCB 설계 및 제작 - RF 삽입손실 : –1.04dB @25GHz(10mm) - RF 반사손실 : < -20dB @25GHz ㅇ 25GHz 대역폭의 PIC 및 EVBD 간 연결 기술개발 - 150μm 직경의 preformed SAC305 솔더를 적용하여 PIC와 EVBD간 플립칩 본딩 - RF 삽입손실 : –3dB @34GHz(0.9mm) - RF 반사손실 : < -7dB @25GHz ㅇ PIC/Analog IC 사이의 마이크로 솔더 볼/범프 본딩 기술개발 - 60 ~ 80μm 직경의 preformed SAC305 솔더를 적용하여 flip chip 본딩 기술개발 ㅇ TSV 인터포저 기반 3D 라이브러 리 설계 및 공정 기술개발 - Si TSV 형성 및 바닥면에 전류 주입을 통한 Cu 도금 공정기술 개발(D=60μm, H=100μm) - Si Test-IC의 인터포저 칩 설계 및 제작 - 3dB 대역폭 25GHz 이상의 TSV 인터포저 기반 3D 라이브러리 설계 완료 ㅇ 고방열부품용 계면접착소재 열전 도도 4W/m·K급 개발 - 고방열부품용 계면접착소재 열전도도 5.69W/m·K 확보 ㅇ 3D 인터커넥션/소자 및 3D 구조 체용 유무기 복합소재 개발 - 3D 구조체용 전도성 필러 소재와 저열팽창 유기소재 개발 ㅇ 집적 서브 모듈 열 해석 및 검증 - DML 및 EML 칩의 계면 및 본딩 구조에 따른 active layer의 온도 변화 및 열해석 진행 3D 이종결합용 광전소자 공정 기술개발 ㅇ III-V 반도체 기판용 전극 구조 및 전극형성기술 연구 - 자기정렬 소자와 비 자기 정렬 InP HBT 전자소자 설계 및 마스크 제작 - 최소 0.3μm 선폭의 리프트-오프 가능한 오픈 패터닝 제작 - Ti/Pt/Au 또는 Ni/Au 에미터 전극 증착 ㅇ 건/습식 식각 조건 테스트 및 메 사 형성 연구 - 에미터 비아홀의 선폭은 최소 0.283μm이며 목표 선폭보다 약 80nm 선폭 확장 - 에미터 전극을 기준으로 mis-align이 없는 우수한 정렬 특성 - 결정학적 방향에 따른 베이스 메사 및 컬렉터 메사 식각 기술 및 인산계, 염산계 식각액을 사용한 메사 식각 조건 연구 광집적회로용 서브파장 메타물질 제작 및 능동 제어 기술개발 ㅇ 서브파장 메타물질 광 공진기 구 현 및 특성평가 - 서브파장 메타물질 광공진기용 나노패턴 제조 기술 개발 - 서브파장 메타물질 광공진기 제조 및 특성평가 - 상변화 (GST) 소재 기반 능동 광공진기 제작 및 특성평가 ㅇ 능동 메타 구조 설계 및 전산모사 - 메타물질 완전흡수체 구조를 이용한 초소형 능동형 반사필터 구조 설계 및 전산모사 완료 - 상변화 (GST) 소재 기반 능동 메타구조 기반

2.3. 기술개발 요약

능동 광공진기 설계 및 전산모사 ㅇ 능동 메타물질 소재 개발 및 단위 공정 기술개발 - 서브파장 능동메타물질을 위한 능동 상변화 소재 (Ge2Sb2Te5, VO2 등) 단위 공정 기술 개발 및 능동 유효 매질 소재 개발 완료 - VO2 상변화소재 기반 능동제어 기술 개발 및 능동 광필터 제조 기술 개발 그래핀/2D소재 헤테로결합 구조 광디텍터 기술개발 ㅇ 그래핀/2D소재 수직 및 수평 접 합 성장 기술개발 - 2D Ti3C2TX(MXene) 나노 플레이크 고분산 용액 제조 기술 및 PtS2 합성기술 개발 ㅇ 헤테로 결합 구조 광디텍터 기술 개발 - 2D Ti3C2TX 플라즈모닉 흡수체를 이용한 2D Ti3C2TX/v-MoS2 헤테로 결합 구조 적외선 광디텍터 개발 - 이종물질 흡수체를 이용한 광대역 디텍터 개발 - 압축 스트레인이 유도된 WS2 박막의 밴드갭 변화에 관한 실험 및 이론적 시뮬레이션 연구 세부내용 진도실적 결과물 III-V on Si 양자점 성장 기술개발 ㅇ 이종 물질 간의 열팽창 계수 차에 의한 스트레스 완화 기술개발

- III-V on Si 성장을 위하여 TCA(thermal cycle annealing) 방법을 이용하여 버퍼와 Si 기판 계면에서 발생하는 결함을 억제하는 기술 확보

ㅇ 1x107_cm-2 _{이하의 결함밀도 버퍼층 개발}

- GaAs 1st _{buffer (AlAs 층을 이용한 시료), GaAs 2}nd _{buffer (1st buffer 위에 추가}

로 두 번의 TCA 과정과 High temperature (HT)-GaAs 성장 시료), Laser diode (LD) 구조까지 성장한 최종 구조에 대하여 ECCI 측정 및 분석 진행 - 측정 결과 일차 버퍼, 이차 버퍼, 레이저 다이오드 구조의 결함 밀도는 각각 6.7x108_cm-2_{, 5.5x10}7_cm-2_{, 2.0x10}7_cm-2 ㅇ 실리콘 기판 위에 고밀도 양자점 활성층 성장 - MOCVD으로 성장한 InAs 양자점의 크기는 42 nm, 양자 밀도는 5.1x1010_cm-2_{로 선} 진그룹과 크기와 밀도가 같음을 확인하고 양자점의 크기가 매우 균일하며 원형 형태 를 가짐을 확인

<MOCVD로 성장한 InAs 양자점의 AFM 이미지> ㅇ 1.3μm 파장대역 발진을 위한 양자점 레이저 구조 설계

- 1.3μm 파장대역 GaAs on Si 양자점 성장 기반 Fabry-Perot LD(FP-LD) 구조 설계 및 칩 제작을 위한 공정 개발

- GaAs/Si wafer Lapping & Polishing 공정으로 80μm 두께 확립 및 Laser Scribing 공정 조건 확립 및 Breaking 공정 조건 개발

25GHz급의 이종 소자 간 3D 광전집적

기술개발

ㅇ 25GHz 대역폭의 Analog IC와 PIC간 패키징 기술개발 - Si 기판 위에 RF 전송선로 설계/제작 및 특성 분석 - RF 삽입손실 : –0.29 dB @25GHz(0.9mm), RF 반사손실 : < -20dB @25GHz < Si Test-IC에 형성된 RF 전송선로의 S21 및 S11 측정결과 > ㅇ 3D 광전집적 모듈 구동을 위한 25GHz급 EVBD 고주파 배선 설계 및 제작 - 50Ω 임피던스 매칭된 고주파 배선 설계 및 EVBD용 FPCB 제작 - RF 삽입손실: –1.04dB @25GHz(10mm), RF 반사손실: < -20dB @25GHz <EVBD용 FPCB> <FPCB 삽입 손실(10mm)> <FPCB 반사손실(10mm)> ㅇ 25GHz 대역폭의 PIC 및 EVBD 간 연결 기술개발

- 30μm 두께의 Au stud 및 150μm 직경의 preformed SAC305 솔더를 적용하여 PIC 와 EVBD 간 flip chip bonding 공정 최적화 조건 확보

- RF 삽입손실: –3dB @34GHz(0.9mm), RF 반사손실: < -7dB @25GHz

<Si Test-IC on FPCB의 S21 및 S11 측정결과> ㅇ PIC/Analog IC 사이의 마이크로 솔더 볼/범프 본딩 기술개발

로 솔더 볼/범프로 플립칩본딩하여 RF 특성을 측정함

- RF 삽입손실: –3dB @38GHz(4.8mm), RF 반사손실: < -7dB @25GHz

<Si Test-IC & TSV Interposer on FPCB의 S21 및 S11 측정결과> ㅇ TSV 인터포저 기반 3D 라이브러리 설계 및 공정 기술개발 - 3dB 대역폭 25GHz 이상의 TSV 인터포저 기반 3D 라이브러리 설계 완료 - 바닥면 전류 공급 방식의 Cu 도금을 적용하는 TSV 공정기술 개발 < TSV에 Cu가 도금된 상태 > ㅇ 고방열부품용 계면접착소재 열전도도 4W/m·K급 개발 - 고방열부품용 계면접착소재 열전도도 5.69W/m·K 소재 조성 확보 Micro SAC305

Micro Ag Coated Cu Flake Micro Ag Coated Cu Sphere

Nano Ag Coated Cu Sphere

ㅇ 3D 인터커넥션/소자 및 3D 구조체용 유무기 복합소재 개발

- 3D 구조체용 전도성 필러 소재와 저열팽창 유기소재 및 3D 구조체용 럼프 전자회로 패턴 공정 개발

ㅇ 집적 서브 모듈 열 해석 및 검증

< DML on Si submount의 열분포 해석결과 > 3D 이종결합용 광전소자 공정 기술개발 ㅇ III-V 반도체 기판용 전극 구조 및 전극형성기술 연구 - InP HBT를 크게 비 자기 정렬 소자와 자기 정렬 소자로 나누어 설계하였으며 두 가 지 종류의 소자는 각각 다른 에미터 크기와 베이스-컬렉터 접합 면적 등의 소자 파라 미터를 변화시킴. 설계된 소자의 마스크를 제작하여 InP HBT 소자 제작공정에 활용 에미터 베이스 컬렉터 WE LE 컬렉터 메사 - 에미터폭을 300nm 이하로 형성하기 위해 전자빔 리소그라피(electron-beam lithography) 기술을 적용 - 에미터전극의 부피를 늘려 에미터전극 저항에 기인하는 성능 저하를 최소화할 수 있 는 소자 구조 및 소자 제조 방법을 개발 - 에미터전극의 미세화에 기인한 에미터전극의 저항 증가 현상을 최소화하기 위하여 에 미터전극 영역과 베이스전극 영역의 일부에 에미터캡 전극을 형성 ㅇ 건/습식 식각 조건 테스트 및 메사 형성 연구 - 에미터 비아 식각 후 PMMA를 제거한 후 관찰한 비아홀의 CD-SEM 사진으로부터 에미터 비아홀의 선폭은 0.684μm, 0.283μm, 0.361μm 및 0.547μm이며, 결과적으로 목표로 했던 선폭보다 평균적으로 80nm 정도 선폭이 확장되으며 에미터 전극을 기준 으로 mis-align 없이 잘 정렬되어 있음

- 비 자기 정렬 소자는 에미터 전극의 선폭을 1.5μm, 1.2μm, 1.0μm 및 0.8μm로 설계 되었으며 각각의 에미터 비아 선폭은 1.1μm, 0.8μm, 0.6μm 및 0.4μm로 형성 - 에미터 메사 식각은 H3PO4:H2O2:H2O = 1:1:25 조성의 식각액을 사용하여 InGaAs (1000Å) 및 InAlGaAs 에미터캡 (200Å) 층을 식각 - HCl:H2O = 1:4 조성의 식각액을 사용하여 InP 에미터캡 (900Å) 층과 InP 에미터 (500Å) 층을 식각 - 메사 측벽의 결정 방향은 (0-11)이며 인산을 사용한 In(Al)GaAs 층의 식각은 약간의 역경사를 갖는 단면 형상을 보여주었고, 마찬가지로 염산을 사용한 InP 층의 식각도 약간의 역경사를 갖는 단면 형상을 보임. 인산을 사용한 In(Al)GaAs의 식각 시 식각 시간을 제어하여 에미터 전극의 하부에 측면 식각의 정도를 조절 광집적회로용 서브파장 메타물질 제작 및 능동 제어 기술개발 ㅇ 서브파장 메타물질 광 공진기 구현 및 특성평가 - 능동 메타물질 소재의 광특성 평가를 위한 실리콘 웨이퍼 기반의 광도파로 제작을 위 한 포토 마스크와 이를 이용한 광도파로 소자를 제작 <제작된 SiNx 광도파로 및 커플러 이미지> ㅇ 능동 메타 구조 설계 및 전산모사 - 1550nm 파장 영역에서 흡수 특성을 가지는 반사형 메타 광필터 구조 설계

600 900 1200 1500 1800 2100 0 20 40 60 80 100 R e fl e ct a n ce ( % ) Wavelength (nm) 420nm 400nm 380nm 360nm 340nm 900 1200 1500 1800 2100 -25 -20 -15 -10 -5 0 R e fl e ct a n ce ( d B ) Wavelength (nm) 600 900 1200 1500 1800 2100 0 20 40 60 80 100 A b so rp ti o n ( % ) Wavelength (nm) 420nm 400nm 380nm 360nm 340nm 1400 1600 1800 80 85 90 95 100 A b so rp ti o n ( % ) Wavelength (nm) 420nm 400nm 380nm 360nm 340nm -25dB (1550nm) 99.97% Metamaterial absorber

based ultra-small sized SiNx reflective optical filter ㅇ 능동 메타물질 소재 개발 및 단위공정 기술개발 - 능동 광필터 구조에 적용할 수 있는 능동 유효매질 구조를 설계 - 전기적으로 능동 구동되는 능동 메타 광공진기를 향후 제작하기 위하여 VO2 소재를 이용하여 저항변화 메모리를 제작 0 1 2 3 4 5 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-3 10-2 C u rr e n t (A ) Voltage (V) Forming Set Reset Electrode (Al) Electrode (Al) VO2 • 측정결과 (VO2 ReRAM)

• VO2 ReRAM based Active Optical filter

0.0 0.5 1.0 1.5 2.0 2.5 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 0.001 0.01 0.1 C u rr e n t (A ) Voltage (V) Set Reset Solution based VO2thin film Sputtered VO2 thin film Solution based VO2thin film SiNx waveguide 그래핀/2D소재 헤테로결합 구조 광디텍터 기술개발 ㅇ 그래핀/2D소재 수직 및 수평 접합 성장 기술개발 - 2D Ti3C2TX(MXene) 나노 플레이크 고분산 용액 제조 기술 개발 - 2D Ti3C2TX(MXene) 나노 플레이크 박막 제조 기술 개발 - 2D Ti3C2TX(MXene) 나노 플레이크의 광학 특성 분석 - 2차원 소재(PtS2) On-Chip 성장 기술 ㅇ 헤테로 결합 구조 광디텍터 기술개발 - 2D Ti3C2TX 플라즈모닉 흡수체를 이용한 2D Ti3C2TX/v-MoS2 헤테로 결합 구조 적 외선 광디텍터 개발 - 근적외선 영역에서 광 반응성 100배 향상 (2차년도와 비교하여) - 이종물질 흡수체를 이용 저전력(<1V) 광대역(가시광~적외선대역) 디텍터 개발 - 두께 제어를 통해 내부 압축 스트레인이 유도된 WS2 박막의 밴드갭 변화에 관한 실 험 및 이론적 시뮬레이션 결과 (광대역 광디텍터 개발에 응용)

2.4. 기술개발 세부내용

2.4.1. III-V on Si 양자점 성장 기술개발

2.4.1.1. 이종 물질 간의 열팽창 계수 차에 의한 스트레스 완화 기술개발

ㅇ GaAs와 Si 이종 물질 간의 열팽창 계수에 의한 결함

- 대표적인 III-V 화합물반도체 InP와 GaAs의 경우에는 열팽창계수가 4.6x10-6_{/K, 5.73x10}-6_{/K으로 크지}

않음. 그러나, IV족 반도체 Si의 열팽창 계수는 2.6x10-6_{/K로 GaAs와 CTE 부정합도가 119%로 매우}

큼. 이로 인하여 Si 기판 위에 GaAs 박막증착 시 고온 성장 후 온도를 낮출 때 결함이 발생하게 됨. 최 근에는 연구 결과들이 열팽창 계수 차로 인해 발생하는 결함을 억제하기 위해 TCA(thermal cycle annealing) 방법이 널리 사용되고 있음

<열충력 실험을 위한 (a) TCA 조건과 (b) 시료 구조>

<열충격 완화를 위한 TCA 조건에 따른 ECCI 측정 이미지(a) Thigh=750도/10분,

- TCA 조건에서 온도 차가 크고, 온도 유지시간이 길수록 결함에 의한 pit의 크기가 작고 약해짐을 확인 할 수 있다. 온도차가 클수록 열팽창에 의한 스크레스를 크게하고, 온도 유지시간을 길게 하여 스트레스 에 의한 결함 발생을 강제로 진행시킴으로써 버퍼와 Si 기판 계면에서의 발생하는 결함이 계속 상부로 전달되는 것을 억제함

2.4.1.2. 1x10

7

cm

-2

이하의 결함밀도 버퍼층 개발

ㅇ Electron channeling contrast image (ECCI) 측정 이용한 결함밀도 분석

- 결함밀도 분석을 위한 다양한 방법중 etch pit density 방법, cathodoluminescence 방법, transmission electron microscopy 방법 등을 비교 후 최종적으로 ECCI 측정 기술을 확보하였으며 당해연도 측정 방법 (Tilt, rotation 각도 조건 및 contrast 등) 최적화 진행함

- ECCI 분석은 시료의 ECP(electron channeling pattern)를 측정하고 ECP의 어두운 부분인 빨간색 “b” 부분을 확대하여 관측하며 격자가 어긋남으로 전자가 반사되어 검출기에 밝은 점이 나타남. 따라서, 밝 은 점 밀도로부터 TDD 결함 밀도를 확인할 수 있음

- working distance가 가까워 지면 ECCI 신호를 많이 확보할 수 있어 좋은 이미지 확보가 가능하여 기 존 6mm에서 5mm로 변경 시도하였으나 결함밀도 분석에 큰 영향이 없어 기존 6mm에서 측정

<ECCI 측정 원리 (a) 전자빔이 격자에 반사되어 밝게 측정되는 상태 (b) 전자빔 방향과 격자가 평행항 각도 일 때 반사되지 않아 어둡게 측정되어 ECP 형성 (c) ECP 영역을 고배율로 측정 시 결합 부분에서

산란되어 밝게 측정되어 결함 분석 가능>

- 결함밀도 감소를 위한 방법으로 AlAs 층을 이용하는 방법과 Thermal cycle annealing (TCA) 방법을 동시에 이용한 시료를 ECCI 분석 진행

- GaAs 1st _{buffer (AlAs 층을 이용한 시료), GaAs 2}nd _{buffer (1st buffer 위에 추가로 두 번의 TCA}

과정과 High temperature (HT)-GaAs 성장 시료), Laser diode (LD) 구조까지 성장한 최종 구조에 대 하여 ECCI 측정 및 분석 진행

- 측정결과, 일차 버퍼, 이차 버퍼, 레이저 다이오드 구조의 결함 밀도는 각각 6.7x108_cm-2_{, 5.5x10}7_cm-2_,

2.0x107_cm-2

<결함밀도 감소 위한 AlAs 버퍼층 삽입 구조 (GaAs 1st _{buffer), TCA 처리 구조}

(GaAs 2nd _{buffer), 그리고 이를 이용한 LD 전체 구조>}

<GaAs buffer 성장 단계에 대한 최적 조건의 ECCI 측정결과>

- 실리콘 위에 성장된 GaAs 에피 위치에 따른 결함 균일도 측정 진행

- 2인치 웨이퍼 상에 상부, 중앙, 하부 위치의 결함밀도 측정 결과 위에서부터 순서대로 1.1x108_cm-2_,

1.3x108_cm-2_{, 1.1x10}8_cm-2_{의 결함 밀도로 측정되어 (평균±표준편차) (1.17±0.12)x10}8_cm-2 _{수준의 결과}

를 보여 측정 오차 수준이기 때문에 균일하게 분포하는 것으로 파악

- GaAs 2nd _{buffer 시료에 대해서 결함밀도 최적화를 위하여 AlAs 두께 미세 조절, HT-GaAs 성장 온도}

미세 조절한 시료를 분석 진행 - AlAs 두께 0.56nm, 1.68nm, 3.74nm로 변화한 결과 1.68nm에서 최저 결함밀도를 보임 - HT-GaAs 성장 온도 640, 680, 720도 변화 결과 680도에서 최저 결함밀도를 보임 <GaAs 2nd _{buffer 구조 결함밀도 최적화 결과>} (좌) AlAs 두께에 따른 TDD (우) 성장 온도에 따른 TDD 측정결과 - 최적화된 성장 조건을 바탕으로 LD 구조까지 성장한 시료의 결함밀도는 2x107_cm-2_{로 측정됨}

- 세계적인 선두 그룹인 UCSB에서 채택한 방식으로 GaP-Si 기판 위에 GaAs을 성장하는 방식이 있는데, 이 경우 GaP의 완충역할 덕분에 결함 제거가 상대적으로 수월한 것으로 알려져 있음

- UCSB에서 동일한 조건으로 성장한 GaP-Si 위에 성장한 GaAs 시료를 확보하여 ECCI 측정 후 결함밀 도 비교 진행 - 측정결과 GaP-Si 위에 성장한 시료는 1.5x107_cm-2 _{수준으로 측정되어 ETRI에서 성장한 시료의} 2x107_cm-2 _{결함밀도와 비슷한 수준으로 판단} - 동일 조건에서 성장한 시료가 아니므로 직접적인 비교는 불가능하지만, ETRI에서 확보한 GaAs on Si 에피는 GaP 중간층 없이 Si 위에 바로 성장했음에도 불구하고 비슷한 수준으로 측정된 것은 결함 억제 가 잘 된 것으로 볼 수 있음 <성장 기판에 따른 GaAs 에피의 결함 밀도 비교>

2.4.1.3. 실리콘 기판 위에 고밀도 양자점 활성층 성장

ㅇ 고밀도 양자점 성장 - MOCVD 장비를 이용하여 고밀도 양자점을 성장하기 위해 양자점의 크기와 밀도에 큰 영향을 미치는 성 장온도, 유량에 따른 변화를 보았음. 시료(A)와 시료(B)의 In 유량 100ccm, As 유량 1.5ccm, 증착 시 간 0.08 min으로 동일하며 각각의 성장 온도만 420도와 480도로 차이가 있음. - 시료(A)의 경우에는 고밀도의 양자점이 성장이 되었으나, 3D AFM의 이미지 화인 결과 양자점의 높이가 1 nm 이하로 매우 낮은 것을 확인할 수 있다. 따라서, 시료(A)의 경우에는 양자점이 생성되기 초기 상 태임을 알 수 있음 - 시료(B)의 시료(A)보다 밀도 1.3x1010_cm-2_{로 매우 낮아졌으나, 3D AFM 이미지를 보면 양자점의 높이가} 약 4배 정도 높아진 4nm임을 확인할 수 있음. 양자점의 모양은 타원 형태를 가지며 장축은 35 nm 단 축 20 nm로 확인되었음 - 시료(C)는 In 200ccm, As 3ccm로 시료(B)와 같은 증착 시간 t=0.08분과 V/III비=3.27로 동일하고 유 량만 2배 높음. 시료(C)는 시료(B)와 비교하면 밀도는 유사하지만, 양자점의 모양이 시료(B)와 유사한 타 원형과 크기가 2배 커진 원형 형태가 존재한다. 양자점의 크기 증가를 위해서는 유량 증가가 많은 영향 을 보임을 알 수 있음. 양자점의 높이도 10nm와 20~30nm 높은 양자점이 증가

<InAs의 증착 시간은 t = 0.08 min으로 고정하고, In유량, As 유량, 증착 온도에 따른 양자점

밀도와 크기 변화를 하기 위한 AFM 이미지>

- GaAs계를 활용한 1.3μm 파장 대역의 InAs 양자점 레이저를 개발하고 있는 선진그룹 UCL(unvi. of

London)와 UCSB(UC Santa Barbara) 양자점의 밀도는 5x1010_cm-2_{로 보고되고 있음. 이와 같은 밀도}

양자점의 지름은 45nm로 계산되었음

<MOCVD로 성장한 InAs 양자점의 AFM 이미지(지름 42 nm, 양자밀도 5.1x1010_/cm2_)>

- 위 그림은 MOCVD로 성장한 InAs 양자점의 AFM 이미지이다. 성장 온도 440o_{C, V/III =6.54이다. 양자}

점의 크기는 42 nm로 선진그룹의 45 nm와 거의 같은 크기를 가지고 있으며 양자 밀도는 n =

5.1x1010/cm2로 선진그룹과 크기와 밀도가 같음을 확인하였다. 또한, 양자점의 크기가 매우 균일하며

원형 형태를 가짐을 확인할 수 있다.

ㅇ 양자점 활성층 성장

- 일반적으로 InAs를 이용한 양자점의 경우 InAs의 밴드갭 에너지는 0.354eV(3.5μm)로 매우 낮아 1.3μm 대역의 발진 파장을 가지는 활성층을 형성하기 위해서는 매우 작은 양자점을 형성하게 된다. 이로 인하여 양자점만을 형성 시 양자점으로 캐리어 주입이 어려워 일반적으로 양자우물 구조 속에 양자점을 형성하는 Dwell(Dot-in-Well) 구조를 활용함

- QW과 Dwell 성능을 비교하기 위해 그림과 같이 InGaAs/GaAs QW과 InGaAs 사이에 양자점를 넣는 대칭형 Dwell과 양자점을 형성하고 InGaAs가 위치하는 비대칭 Dwell 구조를 비교하였다.

<양자우물, 대칭 DWell과 비대칭 DWell의 PL 측정 데이터> - 각각의 구조의 특성을 비교하기 위해 PL 측정을 하여 비교하였다. QW과 DWell 구조는 2주기 시료이며 ADWell 구조는 5주기를 성장하였다. 양자우물과 비교하여 Dwell 구조는 파장은 약 30nm 장파장으로 이동하였으나 반치폭이 2배가 증가하였음. 이는 짧은 InGaAs 두께로 인해 계면 특성 저하가 원인으로 보임. ADWell은 5주기를 감안하고 PL 강도를 비교해서 매우 좋음을 알 수 있고, 반치폭도 16meV로 매우 얇은 것을 확인 할 수있다. 또한 PL 파장은 1184nm이다.

<ADwell 구조의 XRD 측정 데이터(blue)와 시뮬레이션 데이터(red)>

- ADwell 구조의 XRd 측정데이타를 시뮬레이션해본 결과 InAs는 2원자층 정도의 두께이며 InGaAs의

In조성은 x = 0.28이며 두께는 75A로 확인 되었음. InAs/InGaAs ADwell 구조가 설계한 것과 같이 잘

형성 되었음을 알 수 있다.

- PL과 XRD 결과로 보면 선진그룹의 1.28μm 파장과는 많은 차이가 있다. 선진그룹과 같은 밀도 같은 크기를 가지고 있으나 파장이 짧은 것은 InAs 양자점으로 Ga 확산이 많이 된 것으로 보임. Ga 확산을 억제할 수 있는 방지막 형성 기술 확보가 시급함.

2.4.1.4. 1.3μm 파장대역 발진을 위한 양자점 레이저 구조 설계

ㅇ III-V on Si 시료의 bowing 효과 - III-V 화합물반도체 박막과 Si 기판과의 격자 부정합으로 인하여 Si 기판상에 두꺼운 III-V 박막을 증착 하게 되면 증착된 박막과의 결정 차로 스트레스를 완화하기 위해 기판이 휘어지는 현상이 발생하게 됨. 1.3μm GaAs계 LD 구조를 Si 기판상에 증착하게 되면 약 80μm의 bowing이 발생하게 되고 이로 인하 여 LD 공정에서 많은 문제를 발생시키고 있음. Bowing을 최소화하기 위하여 기판의 뒷면에 반대 스트 레스를 줄 수 있는 SiNx 박막을 증착시킴

<III-V on Si 시료의 Bowing 측정 결과 (a) Full LD 구조 (b) 2인치 시료에 대한 bowing 측정 결과 (C) 단면 단차 그래프> -0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 10 20 30 40 50 60 70 80 90 b o w in g (u m ) SiNx hickness(um)

<Full LD on Si 시료의 뒷면 SiNx 증착 두께에 따른 bowing 단차>

- SiNx 박막 1μm 증착에 따라 bowing 단차 15μm가 감소함. 기판 뒷면에 SiNx 4μm 증착을 하면 기판 bowing을 최소화 할 수 있음

<III-V on Si 양자점 레이저 소자의 단면 모식도>

- 위 그림은 본 연구에서 개발하고자 하는 n-type Si 기판에 성장된 GaAs 기반 Fabry-Perot 레이저 다 이오드 소자의 단면 구조 모식도임

- 광도파로는 도파로 코아층인 양자점 활성층 바로 위에 존재하는 상부 클래드 층까지만 건식 식각 공정 을 진행하는 Shallow-Ridge 구조임

- 이 건식 식각 공정이 완료된 후에는 n-Contact 층이 드러나도록 식각 공정을 추가로 진행하며, 이후 SiNx 물질의 Electrical Passivation 층을 증착한 후 Opening 공정을 진행하며, 마지막으로 전극 형성 을 위한 p/n-Contact용 메탈 및 소자 측정 시 필요한 2~4μm 두께의 Au Probe 메탈 패턴을 형성하는 것으로 소자 제작 공정 설계를 하였음

- 여러 에피 층들에 대한 조성과 두께와 같은 변수들이 결정된 상황에서는, 상부 클래드 층의 메사(Mesa) 선폭이 상기 광도파로에서 여기될 수 있는 광 모드의 특성에 영향을 미치는 주요 요소임

- 위 그림은 광도파로에 대하여 도파로 코아층인 양자점 활성층의 두께가 0.25μm인 상황에서 BeamPROP 상용 프로그램으로 계산한 활성층을 통해 도파하는 광 모드를 계산한 결과로서, 단일 모드 광도파로 조건을 얻기 위해서는 메사 선폭이 2μm 정도로 작아야 되는 것을 확인하였음 ㅇ FP-LD 소자 제작용 포토마스크 설계 - 단일 모드 조건을 얻기 위한 광도파로 메사 선폭이 2μm 정도로 작을 경우, 그림 1의 모식도에서 SiNx Passivation 층의 Opening 공정을 위한 포토마스크 정렬 및 감광제 리소그라피 공정이 용이하지 않을 것으로 예상되므로, Contact-Aligner 리소그라피 장비를 사용하는 소자 제작 공정과 I-line Stepper 리 소그라피 장비를 사용하는 2가지 경우에 각각 필요한 포토마스크 설계 작업을 진행하였음

- 아래 그림은 Contact-Aligner용 포토마스크로서 광도파로를 위한 메사 선폭을 2, 3, 4, 5, 6, 8, 10, 15, 20, 25 μm로 소자의 활성층 길이는 300, 600, 800, 1000, 1200, 1400, 2000μm로 다양하게 설계 하였음

<III-V on Si 양자점 레이저 소자 제작을 위한 Contact-Aligner용 포토마스크 도면>

- 아래 그림은 Contact-Aligner용 포토마스크 도면을 5:1 I-line Stepper용으로 다시 작업해서 그린 것 으로 1장의 포토마스크 Reticle에 4개의 포토마스크 레이어를 배치하였음

ㅇ FP-LD 소자 건식 식가 조건 테스트 - 고성능의 레이저를 위한 중요한 값인 퍼셀지수는 도파로의 손실과 도파 모드와 양자점 활성층의 겹쳐지 는 정도와 관련이 있어 손실은 작을수록 겹치는 정도는 클수록 고성능을 가지며 퍼셀지수 값은 커짐 - 도파로의 선폭이 작아질 경우 도파로 벽면의 형태(겹쳐지는 정도)나 거칠기(손실) 정도가 퍼셀지수 값을 결정하는 중요한 요소가 됨 - 아래 그림는 HBr, N2를 사용한 기존 GaAs 식각 조건으로서 호리병 형태의 도파로 측벽과 거칠기로 높 은 퍼셀지수 값을 가지는 고성능 레이저를 위하여 식각 조건의 개선이 요구됨 - ICP 식각 가스를 Cl2, Ar, H2로 변경하여 테스트하였는데 식각된 측면에 약간의 폴리머는 확인되었으 나 이전의 HBr, N2보다 벽면의 수직도와 거칠기가 개선됨

<HBr, N2 기반 ICP 식각 단면 및 측면 (좌), Cl2, Ar, H2 기반 ICP 식각 단면 및 측면 (우)> - 측벽의 폴리머의 감소하기 위한 사용 가스인 Cl2, H2 조절로 식각 테스트를 진행해 보았는데 그림 6과 같이 H2 증가 시 측벽 폴리머는 감소하지만 수평도는 안 좋아지는 경향을 보였으나 Cl2의 감소로 측벽 의 폴리머도 감소하고 수평도도 좋아지는 것을 확인 - 아래 그림의 #2, #3, #4를 볼 때 #3 테스트에서 가장 좋은 결과를 보였으나 Cl2양의 미세조절로 폴리 머는 감소되고 측벽의 수직도 수평도가 더 좋아질수 있음을 확인 <수직, 수평도 향상 및 도파로 벽면 개선을 위한 Cl2, H2 가스량 조절 결과 SEM 이미지>

- ICP 식각 시 식각용 마스크로 SiNx를 사용하였는데 최적 GaAs 식각조건인 #3에서 SiNx의 식각률이 제일 적어 SiNx의 증착으로 발생하는 문제를 최소로 할 수 있는 장점을 가짐

<Cl2, H2 가스량 및 가스량 변화에 따른 식각률> ㅇ GaAs/Si wafer 후공정 기술 개발

<Scribing 방법에 따른 breaking 비교 사진,

(a) laser scribing 후 breaking 한 사진 (b) Diamond tool로 scribing 및 breaking 이후 사진> - Si 기판의 강도 때문에 Scribing & Breaking 공정을 위한 최적 두께가 필요하여 80μm로 Lapping &

Polishing 공정 진행

- Scribing 공정은 InP 기판의 방법을 고수하여 진행하였으나 diamond tool로 표면을 긁어내어 breaking 공정을 하기는 Si 기판이 단단하여 부적절하다고 판단. 이에 laser scribing을 접목하여 가장 자리 부분을 full cutting 하는 방식으로 변경

- Laser scribing은 pulse 100kHz, 5배율 렌즈, power 30%, speed 1.5 mm/s로 depth 0μm에서 5회, 30μm 더 들어가서 5회 반복 full cutting으로 기판의 가장자리의 1mm씩 scribing 진행

- Breaking 공정은 단면이 거울 면으로 나오기 위해서 최적의 조건 개발

- Breaking 후 단면의 50% 정도로 회색 부분인 것을 왼쪽 그림에서 확인할 수 있음. 검정색으로 보이는 어두운 부분은 breaking 시 단면이 수직으로 깨지지 않고 경사가 발생하여 촬영 시에 음영이 지는 것 을 확인. breaking 공정 시 breaking depth와 speed로 오른쪽 사진처럼 개선 가능

2.4.2. 25GHz급의 이종 소자 간 3D 광전집적 기술개발

이종 소자간 3D 광전집적하는 패키징 기술은 패키징 집적도(pitch size)와 목적에 따라 다양한 본딩 기술 을 적용할 수 있는데, 본 과제에서는 초고속 통신용 전자소자와 광소자 칩을 한 개의 인터포저 위에 집적 하기 위한 연구를 수행함. 보다 자세하게는 다수 개의 칩을 동시에 집적하기 위하여 인터포저 상에 고주파 전송선로를 구성하고, 수 macro에서 수십 micro 크기의 bump를 사용하여 광소자 및 광전소자를 플립칩 본딩 하는 공정 기술을 개발함

2.4.2.1. 25GHz 대역폭의 Analog IC와 PIC간 패키징 기술개발

- Analog IC와 PIC 간 집적 시 25GHz 이상의 대역폭을 확보하기 위해서는 두 칩 사이 신호선의 RF 전 송 특성이 양호해야 함. 또, 두 칩의 bonding 계면에서의 RF 삽입손실 및 임피던스 부정합이 작어야 하며, RF 반사의 최소화가 필요함. 이를 위하여 Analog IC와 PIC 간 연결되는 RF 전송선의 성능을 검 증하고, 향후 3D 연결을 위한 TSV의 RF 특성도 확보할 필요가 있음

<Si Test-IC 전송선 칩> <전송 길이에 따른 저주파 손실 변화> <1, 2차년도 S21 결과 비교>

<길이별 S21 시뮬레이션 결과> <시뮬레이션 구조> <시뮬레이션과 실측 S21 결과 비교> - 1차년도에는 1KΩ-cm 실리콘 고저항 기판에 3700 Å 두께의 RF 전송선을 구성하여, 전송선의 DC 저항 을 감소시키고 기판 누설 전류를 차단함. 이에 따라 4.8 mm 길이의 전송선에서 저주파 손실이 0.81dB (@4.8mm) 가량 발생하였음. 당해연도에는 전송선의 저주파 성분을 더 감소시켜 대역폭 마진을 확보하 고자 10KΩ-cm의 실리콘 고저항 기판을 사용하고 전송선의 두께를 1μm까지 증가시켜 저주파 손실을 0.27dB (@4.8mm)로 개선함. 전송선의 두께를 1μm로 증가시켜도 100MHz에서 S21 값의 변화를 길이 에 따라 그려 보면 선형적으로 증가하며, 1mm에서 0.05dB 수준의 낮은 값이므로 무시 가능한 수준임 - 10KΩ-cm의 실리콘 고저항 기판 위 전송선의 손실을 HFSS로 시뮬레이션해보면, backside ground의

안정도에 따라서 fluctuation이 발생하며 손실이 증가하고, TSV에 의한 GND via hole이 형성된 경우에는 비교적 작은 RF 삽입손실을 갖는 것을 확인함. 실제 제작된 Si Test-IC의 전송선의 경우에는 GND TSV가 없이 backside GND가 floating 되었으나, 측정 set-up 시 RF probe를 정교하게 contact 및 50Ω 매칭된 상태를 유지하여 RF field의 perturbation이 최소화된 상태로 resonance dip이 감소한 것으로 보임

2.4.2.2. 3D 광전집적 모듈 구동을 위한 25GHz급 EVBD 고주파 배선 설계 및 제작

- 실제 3D 광전집적 모듈을 측정 및 패키징하기 위해서는 인터포저 및 PIC를 본딩할 평가보드가 필요하므로, 이를 위하여 50Ω 임피던스 전송선을 갖는 EVBD용 FPCB를 설계 및 제작함. RF 전송선이 있는 Si Test-IC와 인터포저를 동일한 pitch로 설계하여 호환성 제공 - 제작된 FPCB는 chip의 양쪽 끝에서 50mm의 길이로 연장되는 형태로 총 1mm의 전송선 길이를 가짐. FPCB 전송선 1mm에 대한 RF 반사손실은 30GHz까지 –20dB 이하로 매우 양호한 특성을 보였음

2.4.2.3. 25GHz 대역폭의 PIC 및 EVBD 간 연결 기술개발

- PIC와 EVBD를 3D로 연결하기 위한 집적 정도는 최소 구현 선폭이 큰 EVBD(PCB)에 의해 결정되는데, 일반적으로 FPCB로 구현 가능한 최소 선폭은 60 ~ 100μm 수준으로 반도체 공정에 비하면 집적도가 매우 낮음. 따라서 수백 μm의 낮은 집적도를 갖는 연결은 preformed 솔더를 이용하는 flip chip bonding이 가장 적합하여 이를 채택하여 연결함

- FPCB와 1차 substrate(인터포저)의 간격은 FPCB의 최소 구현 pitch에 맞춰 결정되므로, 300μm의 pitch로 설계함. 60μm 직경을 갖는 Au stud와 150μm 직경을 갖는 preformed SAC305 솔더를 적용하여 PIC와 EVBD 간 flip chip bonding 공정을 수행하였고, 최적화 조건을 확보

<Flip chip bonding 공정 사진> <Flip chip bonding 공정 조건>

<Shear test 후 FPCB와 Si Test-IC 칩> <Bonding된 sample 사진 및 전송선 경로 개념도> - Solder 가열 속도, 온도, 압력 등 다양한 조건을 변화시키며 bonding을 수행하였고, 이후 shear test를

진행하여 조건을 최적화함. Au stud가 없는 경우, 노출 면적이 좁은 Si Test-IC 전송선 open 영역이 연결부에서 스트레스 등 외부 충격에 가장 취약하여 shear test 시 해당 계면에서 솔더의 탈락이 일어나는 것을 확인. Au stud를 추가하는 경우, 높이 60μm, 직경 60μm 수준의 Au bump에 의하여 솔더와 접합 면적이 대폭 증가하여 Si Test-IC의 metal pad와 솔더 간의 본딩강도가 대폭 증가함. Au stud가 추가된 후에는 shear test에서 탈락하는 경계면이 Si test-IC의 표면, FPCB의 표면 등 다양하게 발생하였으며, 오히려 일부 metal strip line이 띁기는 정도까지 연결부 강도가 대폭 증가함 - 제작된 Si Test-IC(PIC)와 EVBD의 각각 특성을 측정한 후, 이를 플립칩본딩하여 특성을 분석함. Si

Test-IC에 형성된 4.8mm RF 전송선의 RF 삽입손실과 FPCB 10mm의 RF 삽입손실을 토대로 접합된 계면에서의 손실이 없을 때의 총 삽입손실을 추정한 후, 이를 실측 결과와 비교함

- Flip chip bonding 계면(B와 C 지점)에서 임피던스 불균일로 인하여 20GHz 대역에서 ~1dB 수준의 RF 삽입손실이 증가한 것을 측정을 통해 확인할 수 있음. 해당 Si Test-IC에는 GND TSV가 형성되지

않아, backside GND가 floating 되어 resonance dip이 발생한 것으로 보임. 실제 본딩된 샘플과 추정값의 S21 그래프 경향성 및 BW는 거의 일치

- Flip chip bonding된 샘플의 EVBD 양 끝에서의 RF 반사손실을 측정한 결과, 50GHz 전체 대역에서 –7dB 이하의 양호한 결과를 확인. RF 반사손실 결과만 고려하면, RF 연결을 위하여 개발된 3D 플립칩 본딩 공정을 50GHz까지 적용해도 문제가 없을 것으로 보임

<FPCB, Si Test-IC의 S21 측정 및 본딩 예측 결과> <Bonding sample의 S21 예측 및 실측 결과>

<Bonding sample의 S22 측정 결과>

2.4.2.4. PIC/Analog IC 사이의 마이크로 솔더 볼/범프 본딩 기술개발

- Pick & place 방식으로 PIC와 Analog IC를 상호 연결하기 위해서 수 μm의 정렬 오차를 수용할 수 있도록 패키지 공정 집적도의 정렬 및 접합이 필요함. 또한, 일반적인 상용 RF Analog IC의 pad 크기인 ~70μm를 수용할 필요가 있음. 따라서 PIC와 Analog IC 사이의 bump는 수십 μm의 높이를 갖는 micro-bump를 적용함

- Micro-bump는 일반적으로 evaporation 또는 plating으로 형성할 수 있는데, 최근 솔더볼 형성 기술의 발달로 최소 60μm 직경까지 preformed solder ball을 확보 가능함. 기판 상태에서 공정이 가능한 evaporation나 plating 공정 대신, 60 ~ 80μm 크기를 갖는 preformed solder ball을 적용하여 플립칩본딩 공정을 수행함. 추후 contact point가 수십개 이상으로 증가하는 경우, 메탈

마스크(스탠실)을 적용하여 솔더볼을 형성할 수도 있음

<Si Test-IC, 인터포저, EVBD> <본딩 완료된 사진> <인터포저 본딩 계면의 현미경 사진>

- 상기 EVBD와 PIC간 연결기술을 적용하여, FPCB에 TSV가 형성된 인터포저 chip을 150μm 직경의 SAC305 솔더볼을 이용하여 플립칩본딩을 수행하고, 그 위에 80μm 직경의 SAC305 preformed 솔더볼을 이용하여 플립칩본딩함 - 본딩된 샘플의 S12 & S21을 측정한 결과, 3dB 대역폭의 경우에는 34GHz에서 38GHz로 소폭 증가하였는데 이는 전체 그래프의 fluctuation에 의하여 해당 주파수 대역에서 일시적으로 증가한 것처럼 보이는 것일 뿐, 전체 S12 & S21 그래프 경향은 인터포저의 유무에 따라 크게 변하지 않았음. - 해당 샘플 EVBD(FPCB)의 양쪽 끝에서 RF 반사손실을 측정해보았을 때 인터포저의 삽입으로 인하여 반사손실이 소폭 증가하였으나, 50GHz까지 RF 반사손실이 –7dB 이하를 계속 유지하고 있음. 따라서, 향후 50 GHz까지 RF 연결에 인터포저와 3D 플립칩 본딩 공정을 적용함에 문제가 없을 것으로 보임 <RF 측정 셋업과 개념도> <인터포저에 따른 S21 측정/예측 결과> <인터포저 본딩 샘플의 S12 & S21 결과>

2.4.2.5. TSV 인터포저 기반 3D 라이브러리 설계 및 공정 기술개발

- TSV 인터포저 공정기술은 수백 μm 수준의 가공이 필요한 후공정 기술로, 반도체 공정기술보다 정밀도는 떨어지지만 수백 μm 수준의 가공이 요구되어 공정이 충분히 개발되지 않았음. 특히 TSV를 포함한 Cu plating은 공정 균일도를 확보하기 어려워 직접 라이브러리 설계 및 공정기술 개발을 수행할 필요가 있음 - 좁은 TSV의 내부를 Cu plating 하기 위하여 일반적으로 표면에서 전류 주입을 하는 방식이 많이 연구되고 있음. 해당 방식은 via hole 내부에 균일하게 seed layer를 증착하기 어렵고 이를 극복하기 위해서는 특수한 metal 증착 장비를 사용해야 하며, 도금을 진행하는 과정에서도 표면과 via의

연결부에서 current crowding 현상이 발생하여 TSV의 바닥까지 공극이 발생하지 않도록 유기첨가제가 최적화된 도금액을 사용하고 reverse pulse plating 방법으로 전류 공급을 하는 등 고려해야 하는 변수가 매우 많음 - 본 과제에서는 바닥 면에서 전류를 주입하여 Cu를 plating 하는 방식으로 인터포저를 제작하여 상기 제시된 문제를 회피하고자 하였음. 바닥 면에서 전류를 주입하는 경우, 오직 바닥 면 노출부에서만 Cu 도금액과 접촉되며 전류가 주입되므로, 고가의 seed layer 공정 장비를 사용할 필요가 없으며, Cu 도금 증착 속도 및 증착 조건이 단순화되는 장점 제공 <TSV 및 Cu plating 공정 순서> <평탄화 공정이 완료된 인터포저 웨이퍼> <Cu 도금된 TSV의 단면 SEM 사진> < DRIE 공정 후 웨이퍼 표면의 현미경 사진 > < CMP 공정 후 웨이퍼 표면의 현미경 사진 >

- 상기와 같이 공정할 때 DRIE 공정에 의하여 TSV를 형성하는 과정에서 바닥면의 금속층이 완전히 드러나도록 유의하여 공정을 진행하였으며, 도금이 완료된 후 증착된 Cu와 부족하게 증착된 Cu layer의 높이를 평탄화하는 공정이 수행됨 - Cu 도금 입자의 균일도가 낮거나, CMP 과정에서 연마 조건이 적절하지 않으면 TSV의 Cu 도금 높이와 wafer 표면의 평탄도가 불량해질 수 있음. 이 문제를 회피하기 위해서는 최종 인터포저의 두께의 20 ~ 30%를 더 두껍게 공정한 후, Cu CMP 단계에서 최종 높이까지 정밀한 조건의 연마 과정 필요 - 당해연도 TSV 형성 및 Cu plating에 대한 단위공정을 개발하였음. 해당 기술을 RF 전송선 형성 기술과 조합하는 경우 다양한 형태의 RF 인터포저를 제작할 수 있어, 향후 초고속 RF 통신부품을 3D 패키징하는데 이바지할 수 있을 것으로 보임 ㅇ TSV 인터포저 기반 3D 라이브러리 설계 및 공정 - 아래 그림은 본 연구에서 설계된 TSV 단면 구조를 보여준다. TSV 직경은 30μm, 두께는 250μm이다. 실리콘의 누설전류 특성으로 인해 폴리머 라이너를 TSV 안에는 1μm 두께로 형성시킨다. 실리콘 상면과 하면에는 p-TEOS를 500nm, 하면에는 1μm 성장시킨다. 고주파 신호의 전송을 위한 금속 재배선 (RDL, redistribution layer)를 실리콘 상면과 하면에 증착하고 추후 삼차원 접합을 위해 UBM (under bump mentalization)층을 웨이퍼 상면에 형성하며 하면에는 솔더와의 접합에 필요한 UBM 층을 형성한다. 재배선 층의 구리 두께는 상하면 모두 2μm이다. 재배선용 유전체는 상면의 경우 총8μm 두께, 하면의 경우 총 3μm 두께이며 유전상수는 3.2, 유전손실은 0.002이다, 접합시 가장 염려되는 warpage에 의한 접합 불량을 최소화하기 위해 Cu post의 두께를 20μm로 증가시키는 한편 Cu post 위에 솔더 두께를 20μm로 열 압착 본딩 공정을 통해 안정적인 접합 공정을 확보하도록 하였다. UBM은 Ti/Cu/Ni/Au 구조이며 각각의 두께는 50nm, 0.5μm, 0.5μm, 0.3μm이다. TSV P-TEOS (500nm) RDL1 (Cu, 2um) Bump (Cu/Sn) P-TEOS (1.0um) Back_RDL Cu (>2um)

30um Dia. X 250um (10um/20um) Polymer liner (1μm) UR-5100FX (5um) UR-5100FX (3um) UBM (Ti/Cu/Ni/Au) 50nm/0.5um/0.5um/0.3um) UR-5100FX (3um) <TSV 단면 구조> - 아래 그림은 TSV 실리콘 인터포저의 공정도이다. 실리콘에 p-TEOS를 형성한 다음 접착층과 Cu를 증착한 이후 Cu를 도금한다. 그 이후 재배선 유전체를 도포한다. 포토 공정을 거친 이후에 Cu pillar와 SnAg를 도금한다. 그 이후 임시 접합 공정을 수행한다. 그 다음 실리콘을 원하는 두께 즉 250μm까지 얇게 간다. 그 이후 반대면에 p-TEOS를 형성하고 TSV를 형성한다. 형성된 TSV 둘레면에 폴리머