ITRS * 가 제시하는 미세화에 의한 IC의 진보

미세화와 Moore의 법칙

Scaling & Moore’s Law

• 반도체 업계의 기술 진보 경향에 따른 주요한 분야의 변화에 대한 ITRS의 견해 (우측 표)

• 이러한 경향들은 최소 선폭

(MFS, Minimum Feature Size)을 크게 줄일 수 있는 반도체 업계의 노력으로 부터 비롯된 것

• 1975년 이후로 반도체 산업의 가장 강력한 지배 법칙은 Moore’s Law

• 지금까지 기술한 반도체 산업의 최근 진보 동향을 보면 우측과 같이 ITRS의 견해와 매우 유사함을 알 수 있다

동향(Trend) 예시(Example) 비고

집적도 단위 면적당 소자의수 (Components/Chip) Moore’s Law에 따른 진보 가격

경쟁력 기능 당 가격 (Cost/Function) Convergence/Fusion 경향에 따른 가격의 저하

동작 속도 논리 소자의 속도

MPU Clock Rate (MHz)

Microprocessor의 성능 진화 (~40여년 간 1000X)

전력 소모 2차 전지 수명 증대

(Laptop or Cell Phone)

2차 전지의 상품화로 Mobile 기기의 출현 가속화 소형화

작고 가벼운 제품

(Small & Light-Weight Products) 에 의한 이동성(Portability)

집적도 증가의 또 다른 효과

새로운 기능

비휘발성 기억 소자(Nonvolatile Memory), 촬상 소자(Imager)

Flash Memory 출현, CCD와 CMOS Sensor의 출현

ITRS ^* 가 제시하는 미세화에 의한 IC의 진보

•¹ ITRS: International Technology Roadmap for Semiconductors)

•Ref.: ITRS 2007 Edition

Table 미세화에 의해 향상되는 IC 발전 동향^*

ㆍ지속적인 반도체 설계 기술 (규칙)의 미세화 - Series of Common Technology Nodes^* in the History Semiconductor Industry . 역사적으로 볼 때, 반도체 집적회로는 지속적이고도 규칙적인 선폭(Line Width)의 미세화 노력에 의해 그 집적도를 높여 왔음 . 선폭 미세화에 의한 집적도 향상의 규칙을 논한 것이 Moore의 법칙

반도체 설계 규칙의 미세화와 Moore의 법칙 - Scale-down of Design Rules & Moore’s Law

0.7

= 0.5

기하학적으로 길이(선폭; Line Width)를 0.7배로 줄이면 면적은 반 (0.5배) 으로 감소

Scale-down of

0.7 배 in Linear Scale

0.5 배

“Moore의 법칙” (Moore’s Law)

“반도체의 집적도는 3년에 4배 (1.5년에 2배)씩 증가”

Integration Density Quadruples Every 3 Yrs.

(Doubles Every 1.5 Yrs.)

*1 G.E. Moore, “Cramming more Components onto Integrated Circuits”, Electronics, Vol. 38, No.8, April 19, 1965

*2 G. E. Moore“No Exponential is Forever : But ‘Forever’ Can be Delayed”, Proceedings of ISSCC 2003, pp 20-23

등비 수열의 공통 비율 “0.7”

(Common Multiplication Factor of

0.7)

…… /0.35/0.25/0.18/0.13^mm

/90

/65/45/32/22/15/

*1Source: ITRS 2007 Executive Summary, p62

Roadmap 으로 그려진 Moore’s Law의 예

Figure 2007 ITRS – Half Pitch & Gate Length Trends^*1

DRAM M1 1/2 Pitch

MPU M1 1/2 Pitch (2.5Yr Cycle)

Flash Poly 1/2 Pitch MPU Gate Length - Printed MPU Gate Length - Physical

Product Half Pitch, Gate Length (nm)

1.0 10.0 100.0 1000.0

1995 2000 2005 2010 2015 2020 2025 Year of Production

Before 1998 .71X/3Yr.

After 1998

.71X/2Yr. MPU M1

.71X/2.5Yr. MPU & DRAM M1

& Flash Poly .71X/3Yr.

Flash Poly .71X/2Yr.

Gate Length .71X/3Yr.

GLpr*2is 1.6818 X GLph*3

Nanotechnology(,100nm) Era Begins - 1999

*2 GLpr : Printed Gate Length (after Lithography)

*3 GLph: Physical Gate Length (after Etch)

• 앞서 미세화(Scaling)에서 본 것처럼 기본적으로 길이를 0.7배로 가져가면 면적은 1/2로 줄어들고 이를 토대로, Moore는 집적도가 3년에 4배씩 증가한다는 이론을 제시하였으며, 이는 ~40여년 간 역사적으로 반도체 산업을 지배하는 법칙이 되어 왔다

주의) 면적이 반으로 줄어든다고 해서 곧 바로 집적도가 4배 증가한다는 것은 아니다

(나머지 “X2”는 회로 설계, 소자, 공정 각 분야의 또 다른 노력에 의해 얻어지는 결과임에 주의해야 한다)

. 일단, 길이를 0.7배로 줄이면 기하학적으로 면적이 (1/2)로 줄어들지만, 부수적으로는 여러가지 전기적 성질의 변화를 유발하게 되는데, 다음에서 보는 것처럼 이러한 여러가지 전기적 변화는 속도의 증대, 전력 소모의 감소 등 소자 동작에 유리한 쪽으로 작용한다

. 그러나, 미세화에 의해 변화하는 전기적 성질 중에는 불리한 쪽으로 변화하는 것들이 존재하고, 이를 극복하기 위해서 회로 설계, 소자, 공정 등의 여러 분야에서 많은 기술의 진보가 동시에 이루어져야 하며, 이러한 노력이 뒷받침되어 M’s L에서 요구되는 나머지 “X2”(두배)의 부족한 부분이 메꾸어지게 되는 것이다

• 공통 비율(Common Multiplication Factor), 0.7과 미세화 인자(Scaling Factor), (1/0.7)

. 공비(Common Multiplication Factor)에 의한 물리적(기하학적) 수치의 미세화가 먼저 이루어진 이후, 0.7의 역수(1/0.7)를 취하고 “S”라고 하면, 이를 미세화 인자(Scaling Factor)라고 부른다

. S는 소자 미세화의 기본 인자가 되어 여러가지 전기적 성질의 변화 유발한다

주의 1) 기술 Roadmap의 공비 (“Multiplication Factor”)와 미세화 인자 S를 혼동하지 말 것!

주의 2) 앞서 M’s L를 설명할 때에 기술 이정표(Technology Node, 이후 TN으로 약함)에서 보는 공통 비율은 0.7이지만, 역사적으로 본 수치이며 업계가 공통적으로 이 숫자를 적용하고 있을뿐 반드시 0.7이 되어야 한다는 것은 아니며, 기업의 전략에 따라 조금씩 달라질 수 있다

미세화 인자(Scaling Factor)

*3 Switching 당 전력 소모 1)

S

2) 여러가지 전기적 성질의 향상

미세화에 의한 전기적 성질의 변화 - Electrical Change with Scale-down

Source: R.H. Dennard et. al., “Design of Ion-Implanted MOSFETs with Very Small Physical Dimensions,” IEEE J. Solid State Circuits, vol. SC-9, p.256, Oct. 1974

• 미세화는 먼저 Moore’s Law의 가장 중요한 기본 틀을 제시, 집적도의 증가에 직접적으로 기여하며 동시에 여러가지 전기적 성질을 향상시킴 1) 기하학적 기본 틀 (0.7² = 0.5)을 제시, 집적도 향상에 직접적이고도 결정적인 기여

2) 여러가지 전기적 성질의 향상에 기여한다

. 만일, 미세화 인자 S를 0.7의 역수인 1/0.7로 취한다면 집적회로 내의 물리적 수치들이 먼저 변화하고 (좌측 표), 그에 따른 전기적 성질의 변화는 우측 표와 같이 정리할 수 있다

*1 Scale-down 시에 S는 항상 1보다 큼에 유의 경우에 따라 Scale-up도 있을 수 있으나, 우리의 주관심사는 Scale-down

*2 Drain Supply Voltage (VDD) SN_j 기판 Dopant 농도

V_DD/

S

(Supply Voltage)

T_ox/S,

x

(Vertical Dimensions)

L/S, W/S 길이 변화

(Lateral Dimensions)

S (>1)^*1 미세화 계수

(Scaling Factor)

Table 집적 회로의 기하학적 수치 미세화

1/S³ Switching 전력 소모

(Power Delay Product)^*3 동작 속도 1/S

(Device Delay)

1/S² 전력 소모

Power Dissipation

1/S Capacitance

일정 전계 조건 1 (Power Density)

Table 미세화에 의한 여러가지 전기적 성질의 변화

Substrate L(Length)

Tox

Gate

Source Drain

xj

Figure MOSFET 기본 구조의 도식적 형태

기술 이정표(Technology Node)를 위한 반 Pitch(Half Pitch), Gate 길이(Gate Length)의 정의 ^*

* ITRS 2003 Edition

• 반 Pitch (Half-Pitch)

. 앞서 기술 지도(Roadmap)에서 규정한 TN의 수치는 근래에 들어서는 여러가지 방법으로 결정되지만, 가장 보편적이고 전통적인 방법으로는 DRAM(Dynamic Random Access Memory) Cell MOSFET의 Gate(MOSFET 구조의 전기적 Switch에 해당)의 길이와 같은 수치인데, 이를 “반 Pitch(Half Pitch, ½ Pitch)”라고 부른다 (ITRS에서는 흔히 ”hp”로 약하여 쓰고 있다)

. 반 Pitch란 아래 그림에서 보는 것처럼 규칙적(등간격 선폭)이며 반복적인 집적 회로 선(Pattern)에서 1 간격의 절반에 해당하는 수치를 의미 (등 간격, 등 선폭 Pattern – Equal Line & Space Pattern이므로 어느 Pattern의 어느 “선폭(Line Width) + 간격(Space)”을 1 Pitch로 잡아도 그 수치는 같을 것이다)

. 과거 DRAM이 기술을 선도하는 역할을 할 때 (1990년대 초반까지)에는 이런 방법으로 Technology Node를 정해도 전혀 문제가 없었으나, 이제는 DRAM뿐 아니라 MPU, ASIC 등 다양한 제품의 출현과 기술 선도 역할로 인해 이들 제품에서 Node를 정하는 방법이 각각 모두 다르게 규정^*되어 있는데, 여기서는 생략하기로 한다

* ITRS 2007 Edition

Photo 감광 후 110 nm 등간격 선폭에서 규정한 Half-Pitch (Equal Line & Space Patterns - Printed)

Gate (Polysilicon)

1 Pitch

Exposed Photo Resist

Half Pitch Line Width Space

Figure Definition of Half Pitch in Typical DRAM

1 Pitch

Pitch 1/2 Pitch

• 최소 선폭(MFS; Minimum Feature Size)

. 집적회로 내에 들어 있는 회로선(Line, Pattern 등으로 부름)의 폭은 모두 일정한 것이 아니며 용도와 목적에 따라 여러가지 폭과 길이로 설계되는데, 집적회로 내에서 Transistor용, 배선용 등 각종 소자에 사용된 여러가지 폭을 가진 회로선 중에서 폭이 가장 좁은 부분을 의미한다 . 예를 들어, 어느 IC에 22nm부터 시작하여 23, 24, ..., 30, 31, 32nm에 이르기까지 다양한 폭과 길이의 회로선이 사용되었다면, 이 경우 최소 선폭은 22nm가 되는 것이다

• 설계 규칙(DR; Design Rules)과 임계치(CD; Critical Dimensions)

. 건물을 지을 때 구조물의 수치를 미리 제시하여 설계도를 그리는 것처럼, 집적회로를 설계할

때에도 그 용도와 목적에 따라 다양한 설계 치수를 적용하도록 미리 규정하는데, 이를 집적회로에서 설계 규칙(DR; Design Rules)이라 부른다 . 최소 선폭은 당연히 당대의 감광 기술(Lithography)의 수준에 의하여 결정될 것이므로, TN와 일치하는 것이 일반적이지만, 감광 기술로 감당할 수 있다고 해서 기술의 한도까지 회로 선폭을 줄여 집적회로에 적용하는 것은 현명한 선택이 아니며 어느 정도의 여유를 가지고 회로를 설계하여야 하므로, 집적회로 내 소자 각 부분은 서로 다른 DR로 설계되고 이 각 부분의 수치에 대해서는 회로 내의 모든 선에 대해 임계치를 적용하여 그 한도를 벗어나지 않도록 규정한다

주의) DR은 평면적으로 폭과 길이뿐 아니라 선의 두께, 그 외 전기적 성질을 결정하는데 영향을 미치는 모든 공정 인자를 포함한다 (즉, 소자를 제작하는데 필요한 모든 수치를 포함)

. 감광 기술뿐만 아니라 그 외 식각 기술, 증착 기술, 배선 기술 등 여러가지 기술이 집적회로를 제조하기 위한 공정에 필요한데, 각 기술이 적용될 때 에 기술의 수준에 따라 CD는 단계별로 모두 다르게 규정된다

최소 선폭과 설계 규칙, 임계치

Photo 집적 회로 내에 Cu 회로선 배열을 보여주는 현미경 사진

• Patterning

. 집적회로 제조 공정에 있어서 회로 선을 흔히 “Pattern”이라고 부르며, Pattern을 만드는 작업을 현장에서는 흔히 “Patterning”이라고 부른다 Patterning을 위해서는 크게 1) 감광(Lithography or Photography), 2) 식각(Etching)의 두 단계의 기술이 필요

즉, Patterning = Lithography + Etching 1) 감광

- Pattern을 형성하려는 막 위에 특정 파장의 빛에만 반응하는 감광재 (PR; Photoresist) 를 바르고, 우측 그림과 같이 빛을 선택적으로 투과시킬 수 있는 Mask(Reticle)를 이용 하여 그 아래에 놓인 Pattern 형성 대상막을 감광시키면, 빛에 노출된 부분의 감광재의 성질이 빛에 노출되지 않은 부분의 성질과 달라지는 선택성(Selectivity)을 가지게 되는데 이러한 공정을 감광(感光), 혹은 노광(露光) 공정이라 부른다

- 감광으로 성질이 서로 달라져 선택성을 가진 감광재를 특정 용액에 처리하면 감광된 부분이 떨어져 나가기도 하고, 반대로 감광된 부분은 남고 감광되지 않은 부분이 제거

되기도 한다 (☞ Slide 7 “기술 이정표(Technology Node)를 위한 반 Pitch(Half Pitch), Gate 길이(Gate Length)의 정의^*”에 수록된 사진) - 처음 DR에 의해 설계된 치수를 설계 치수(Drawn CD)라고 부른다

정확한 공정을 위하여 감광 직후의 PR의 폭을 측정하여 기록을 남기는데, 이를 DICD(Development Inspection CD; 현상 후 임계치, 혹은 ITRS Roadmap에서는 “Printed” 라는 표현을 씀)라 부르며, 주어진 설계 치수가 x라면 (x ±3%) 등으로 규정하여 이 범위를 벗어나는 것은 불량으로 처리하게 된다

회로 선을 형성하는 단계(Patterning) ^* 에서 규정하는 임계치

Figure 감광의 원리를 설명하는 모식도

PR^*

Layer (to be Patterned) Wafer

Exposed Exposed

Source Light

Chrome Chrome

Quartz

Reticle(Mask)

PR^*; Photoresist(감광 재료)

• Patterning (계속) 2) 식각

- Patterning을 마무리짓기 위해서는 감광 공정 이후에 식각 공정이 필요하다 우측 a) 그림처럼 감광 후 선택성을 가진 감광재의 서로 다른 부분을 Mask로 이용 하고, b) Patterning 대상 재료에 맞게 적절히 선택된 식각재(Etchant)를 사용하여 식각하면, c)의 그림처럼 감광되지 않은 부분 아래에 있는 막은 남게 되고 감광재가 남아 있지 않은 막 부분은 식각재에 의해 떨어져 나가 없어지게 된다

- 남아 있는 감광되지 않은 감광재를 적절히 화학적, 혹은 물리적으로 처리하면 d)의 그림에서 처럼 Patterning이 완료된다

- 그림 d)에서 Patterning 대상막에 형성된 선폭을 측정한 결과를 FICD(Final Inspection CD, Patterning이 끝난 이후의 최종 선폭, ITRS Roadmap에서는 이를 “Physical”이라고 하기도 함)라고 부르며, 마찬가지로 그 결과를 (x ±3%) 등으로 규제하고 기록으로 남기게 된다

Figure 식각의 원리를 설명하는 모식도 PR^*

Layer (to be Patterned) Wafer

Exposed Exposed

Unexposed

Layer (to be Patterned)

Wafer

PR Unexposed

Etchant (Dry Etching)

Unexposed

Wafer

PR Unexposed

Layer Patterned

Wafer

Layer Patterned

Removal of Unexposed PR a)

b)

c)

d)

회로 선을 형성하는 단계(Patterning) ^* 에서 규정하는 임계치 (계속)