http://dx.doi.org/10.5515/KJKIEES.2013.24.9.915 ISSN 1226-3133 (Print)․ISSN 2288-226X (Online)
65 nm CMOS 공정을 이용한 77 GHz LNA 설계 A Design of 77 GHz LNA Using 65 nm CMOS Process
김준영 ․김성균․Chenglin Cui․김병성
Jun-Young Kim ․Seong-Kyun Kim․Chenglin Cui․Byung-Sung Kim 요 약
본 논문에서는 65 nm RF CMOS 공정을 이용한 차량 레이더용 77 GHz 저 잡음 증폭기의 설계 방법론 및 측정 결과를 제시한다. 설계한 LNA는 3단 공통소스 증폭단 구조이며, 전송선을 사용하여 입출력 임피던스 정합 을 구현하였다. 3차원 전자기 시뮬레이션 시간을 단축하기 위해 전송선 EM 라이브러리를 사전에 구축하여 정합 회로를 설계하였으며, 측정을 통해 제안 방법론의 정확성을 확인하였다. 제작한 저 잡음 증폭기의 최대 이득은 77 GHz에서 10 dB, 입출력 반사 손실은 —10 dB 이하이다.
Abstract
This work presents a 77 GHz low noise amplifier(LNA) for automotive radar systems using 65 nm RF CMOS pro- cess. The LNA is composed of three stage common source amplifiers and includes transmission line matching networks.
To reduce the time for three dimensional EM simulation, we optimize the transmission line impedance matching network using a pre-built EM library. The proposed compact simulation technique is confirmed by measurement results.
The peak gain of the LNA is 10 dB at 77 GHz and input/output return losses are below —10 dB around the design frequency.
Key words : 77 GHz, Low Noise Amplifier, EM Simulation, Automotive Radar
「이 논문은 2012년도 정부(교육과학기술부)의 재원으로 한국연구재단의 지원을 받아 수행된 연구임(No.2012-046474).」
「본 연구는 IDEC(IC Design Education Center)의 시뮬레이션 툴 지원을 받아 수행되었습니다.」
성균관대학교 정보통신대학(College of Information and Communication Engineering, Sungkyunkwan University)
․Manuscript received July 18, 2013 ; Revised August 19, 2013 ; Accepted August 26, 2013. (ID No. 20130718-067)
․Corresponding Author : Byung-Sung Kim (e-mail : [email protected])
Ⅰ. 서 론
자동차 보유수가 점점 늘어감에 따라 보행자의 안전과 운전자의 편의 및 안전이 문제시 되고 있다.
이에 따라 차량 주행 안전 시스템으로 초음파, 레이 저, 카메라 등의 다양한 센서가 이용되어 왔지만, 우 천/눈/안개 등의 다양한 차량 주행 환경에서 가장 안 정적인 성능 및 높은 가격 경쟁력을 가질 수 있는 자 동차 레이더 센서가 필요로 하였다. 그 중 가장 활발 한 연구를 하고 있는 분야가 바로 차량용 레이더 시
스템이다[1]. 차량용 레이더 시스템 개발은 짧은 거리 를 감지하는 SRR과 긴 거리를 감지하는 LRR로 구 분하여 진행되고 있다. SRR은 24 GHz 대역과 79 GHz 대역의 UWB 방식을 사용하였고, LRR은 77 GHz 대역의 FMCW 방식을 사용해 왔으나, 향후 SRR과 LRR을 통합한 하나의 레이더 시스템으로 구 현되어 널리 사용될 전망이다[2]. 특히, 77 GHz 주파 수를 이용한 자동차 레이더 시스템은 차세대 안전 장비 중 가장 핵심 시스템이다. 현재까지는 주로 화 합물 반도체 소자를 이용해 77 GHz 레이더 센서를
구현하고 있다. 화합물 소자는 그 자체로 고가일 뿐 더러 공정 집적도가 낮아 여러 개의 칩을 사용해 레 이더 모듈을 제작해야 하기 때문에, 패키징 비용도 높아 레이더 모듈의 가격이 비싸 일부 고급 차량에 만 장착되고 있다[3]～[5]. 하지만 최근 CMOS 공정 기 술의 발전으로 밀리미터파 분야에서도 CMOS 공정 을 이용한 차량용 레이더 송수신기의 개발이 활발히 진행되고 있다[6].
본 논문에서는 CMOS 공정을 이용한 77 GHz 차 량 레이더용 저 잡음 증폭기(LNA)의 설계 및 제작 결과를 제시한다. 논문의 구성은 다음과 같다. Ⅱ장 에서는 회로구조 및 정합 회로 최적화를 위한 EM 시뮬레이션 방법론에 대해 설명한다. Ⅲ장에서는 저 잡음 증폭기의 레이아웃 및 측정 결과를 제시하고,
Ⅳ장에서 결론을 맺는다.
Ⅱ. 회로 설계
저 잡음 증폭기는 전체 시스템의 잡음 지수를 결 정하는 중요한 역할을 한다. 일반적으로 낮은 GHz 대에서는 저 잡음 증폭기 구조로 캐스코드 증폭단이 가장 널리 사용되고 있다[7],[8]. 그러나 본 논문에서 사용한 65 nm 공정의 NMOS FET는 차단 주파수(ft) 가 150 GHz, 최대 가용 이득 주파수(fmax)가 220 GHz 정도로, 소스 및 드레인 접합의 커패시턴스가 커 그 림 1에서 알 수 있듯이 77 GHz에서는 공통 소스 증 폭단이 캐스코드 증폭단보다 2 dB 높은 최대 가용 이득(Maximum Available Gain, MAG)를 갖는다. 따
그림 1. 캐스코드와 CS 증폭단의 MAG Fig. 1. MAG of cascode and the CS stage.
그림 2. GCPW 전송 선로 구조
Fig. 2. Structure of the GCPW transmission line.
라서 본 논문에서는 공통 소스단을 증폭단으로 선택 하였다. 아울러, 77 GHz에서 단일 공통 소스 증폭단 이 제공하는 MAG가 5～6 dB에 불과하고, 정합 회로 의 손실이 커 충분한 이득을 얻기 위해 3 단의 공통 소스 증폭단 구조로 설계하였다. 시뮬레이션에서 사 용한 소자의 폭은 24 μm이며, 게이트 바이어스는 0.9 V 드레인 바이어스는 1.2 V이다.
2-1 전송 선로 EM 시뮬레이션
LNA의 입출력 정합과 각 단간의 정합에 전송선 을 사용한다. 설계에 사용한 65 nm 공정은 하나의 폴리층과 8개의 금속 층을 제공하며, 최상위층은 3 μm의 두께의 구리 금속 층으로 되어 있다. 전송선 은 GCPW (Grounded Coplanar Waveguide) 구조를 사 용하였으며[9], 최하위 두 금속 층(M1 & M2)을 접지 면으로 신호선은 최상위 구리 금속 층을 사용하였다 (그림 2). 설계에 사용한 공정에서 전송선 라이브러 리를 제공하지 않기 때문에 전송선 특성을 구하기 위해서는 전자기(Electromagnetic, EM) 시뮬레이션이 필요하다. 그림 2에서 알 수 있듯이 금속 층의 구조 가 매우 복잡하고, 7층부터 6층까지는 모든 비아를 실제로 시뮬레이션해야 정확하기 때문에 정합에 사 용된 전송선 길이가 다양할 경우 시뮬레이션 시간이 급격하게 증가하며, 길이에 따른 미세 조정을 할 경 우에는 설계 시간이 매우 오래 걸리는 문제점이 있다.
본 논문에서는 일단 기본 전송선의 선로 파라미 터를 구해 해석적 모델을 만들어 일차적으로 정합에 필요한 전송선 길이를 결정한다. 그러나 실제 레이 아웃에서는 칩의 크기 등을 고려하여 굽은 선로 및 사형(serpentine) 구조의 레이아웃을 사용해야 하기 때문에 해석적 모델로는 그 특성을 정확히 예측할 수 없으므로 EM 시뮬레이션이 필수적이다.
(a)
(b)
(c)
그림 3. 단일 전송선과 조합 전송선 구조
Fig. 3. Structure of single transmission line and combi- nations of short transmission lines.
(a) 전파상수 γ의 실수부 (b) 전파상수 γ의 허수부
(a) Real part of the propagation constant γ (b) Imaginary part of the propagation constant γ
(c) 특성 임피던스 Z0의 실수부 (d) 특성 임피던스 Z0의 허수부
(c) Real part of the characteristic impedance Z0 (d) Imaginary part of the characteristic impedance Z0
그림 4. 단일 전송선과 다단 접속 전송선의 특성 비교
Fig. 4. Comparison of characteristics of single transmission lines and cascaded transmission lines.
전송 선로의 길이가 길어질수록 EM 시뮬레이션 시간이 증가하기 때문에, 긴 전송선은 짧은 전송선 의 EM 시뮬레이션 결과를 ABCD 파라미터로 변환 하여 다단 접속해 특성을 예측하는 방법을 사용하였 다. 이 방법의 타당성을 확인하기 위해 그림 3과 같 이 긴 길이의 전송선을 짧은 길이의 전송선으로 다 단 접속해 만들고, 동일한 설정으로 시뮬레이션 하 였다. 192 μm의 전송선을 각각 길이 192 μm인 단 일 전송선의 S파라미터 값과 길이 96 μm인 전송선 의 S파라미터 값의 2단 직렬 연결한 것과 길이 48 μ m인 전송선의 S파라미터를 4단 직렬 연결한 결과와 비교하였다. 전파 상수 γ와 특성 임피던스 Z0는 S파 라미터에서 추출할 수 있다.
그림 4에서 보는 바와 같이 다단 접속을 통해서도
원 길이의 전송선 특성을 재현할 수 있음 확인할 수 있다. 그러나 시뮬레이션에서 입력 및 출력 포트를 설정할 때 포트가 밀접하게 배치되어 커플링될 가능 성이 있기 때문에, 전송 선로 4개를 직렬 연결한 데 이터는 약간의 편차가 나타남을 확인할 수 있다.
2-2 비아의 EM 시뮬레이션
MOSFET은 일반적으로 가장 하위 층의 금속 M1 과 기판의 능동 영역으로 구성되는 반면, 연결선 및 전송 선로는 도체 손실과 실리콘 기판으로의 잡음 결합을 줄이기 위해 최상위 금속 층을 사용한다. 따 라서 최상위 금속 층과 M1 간의 비아 연결이 요구되 며, 이것의 기생 성분을 추정하는 것이 필요하다.
그림 6(a)는 각 금속 층과 비아의 연결을 보여준 다. 일반적인 레이아웃 툴은 저항과 커패시턴스를 추출하는데, 77 GHz와 같이 높은 주파수에서는 인 덕턴스의 영향이 정확히 고려되어야 한다. 그림 5 (b)에 나타낸 시뮬레이션 결과와 같이 비아의 기생
(a) 각 금속 층과 비아 연결
(a) Via connection between FET and top-metal
(b) 비아 기생 성분의 영향 (b) Effects of via parasitic 그림 5. 비아 특성이 이득에 미치는 영향
Fig. 5. Effects of via parasitic on gain characteristics.
성분을 고려하지 않을 경우는 공진 주파수보다 높은 주파수로 이동하기 때문에, 비아의 EM 시뮬레이션 이 필수적임을 알 수 있다. 이러한 비아 특성도 EM 라이브러리의 성분으로 만들어 최종 회로 설계에 사 용하였다.
2-3 저 잡음 증폭기 설계
그림 6은 설계한 3단 공통소스 증폭기의 회로도 이다. 전송선을 사용하여 정합하는 것과 인덕터를 사용하여 정합 회로를 구성하는 것은 장단점이 있 다. 전송선 정합 회로는 주파수 특성이 길이에 따라 정확하게 변화하므로 공진 주파수를 상대적으로 정 확히 맞출 수 있는 반면, 선로 길이가 길기 때문에 크기와 손실이 크다. 이에 비해 인덕터를 사용한 정 합 회로는 손실과 크기가 작은 반면, 전류 귀환 경로 가 불확실에 레이아웃에 따라 인덕터 값이 영향을 많이 받는 문제점이 있어 공진 주파수를 정확히 맞 추기 어려운 점이 발생한다. 본 설계에서는 입출력 단의 정합 회로를 구성하는데 있어 입력 단에는 소 자의 추출된 잡음 모델을 기반으로 NF(Noise Figure) contours를 이용한 잡음정합을 하였으며, 이후 틀어 지는 내부단의 임피던스에 Conjugate 정합 기법을 사 용하였다. 설계에 사용한 전송선의 Z0는 약 32—j1.5 [Ω]이며, 전송선은 TLIN1～TLIN6으로 길이는 각각 12 μm, 124 μm, 108 μm, 256 μm, 240 μm, 144 μm 이다. 또한, 설계에 사용한 인덕터 L1과 L2는 각 각 130 pH, 103 pH의 인덕턴스를 가지며, 두 인덕터 의 Q값은 77 GHz에서 16～18이다. 입출력단의 정합 은 이득의 중심 주파수에 크게 영향을 미치는 점을 고려하여 전송선 만으로 설계하였으며, 증폭단간 정
그림 6. 설계한 저 잡음 증폭기 회로 Fig. 6. Schematic of the designed LNA.
그림 7. 저 잡음 증폭기의 입력 정합 시뮬레이션 구조 Fig. 7. Structure for compact EM simulation of input
matching circuit for LNA.
합은 인덕터 L1과 L2와 전송선 TLIN4, TLIN5과 TL- IN6를 조합하여 정합 회로를 구성하였다. 인덕터는 게이트 바이어스용 회로로도 동작한다. 전송선 만을 사용해도 정합이 가능하나, 인덕터를 같이 사용하는 경우에 비해 선로 길이가 길어져 손실이 커지는 문 제점이 있다. TLIN1, TLIN2과 TLIN3은 입력 정합 이외에도 ESD 보호 기능을 갖는다. 다이오드를 이 용한 기존의 ESD 보호회로는 다이오드 접합의 큰 커패시턴스 때문에 밀리미터파 회로의 입력 단에는 사용이 불가능하기 때문에 TLIN2의 낮은 임피던스 를 통해 ESD 충격을 줄일 수 있다. 출력 단은 최종 적으로 송수신기에 통합되어 믹서를 구동하므로 ESD 보호를 생략하였다.
최초 설계에서는 해석적 전송선 모델 및 등가 인 덕터 모델을 이용해 전송선 길이 및 집중소자의 용 량을 결정한다. 최초 설계 값이 정해지면 레이아웃 에 해당하는 EM 시뮬레이션을 통해 검증해야 한다.
이때 모든 전송선을 직접 EM 시뮬레이션하는 대 신 2장에서 설명한 EM 라이브러리 소자의 다단 접
그림 8. 제작된 CMOS LNA의 칩 사진
Fig. 8. Chip microphotograph of the fabricated CMOS LNA.
속 방법을 사용해 기 구축한 전송선 및 각종 기생 성 분 회로를 붙여 시뮬레이션하여 설계 시간을 최소
(a) 저 잡음 증폭기의 입출력 반사 손실 (a) Input and output return losses of LNA
(b) 저 잡음 증폭기의 이득 (b) Gain of LNA
(c) 저 잡음 증폭기의 잡음지수 (c) Noise figure of LNA
그림 9. 저 잡음 증폭기의 측정 및 시뮬레이션 결과 Fig. 9. Measured and simulation results of LNA.
화하고 특성이 초기 설계 값에서 벗어날 경우 최소 길이 전송선 소자를 추가하거나 삭제하여 미세 조정 을 수행하였다. 따라서 추가 레이아웃 및 EM 시뮬 레이션 없이 소자 및 전송선의 길이를 변경하여 최 적설계를 할 수 있으므로 회로 설계를 간소화 할 수 있다. 그림 7은 제안 시뮬레이션 방법의 예로서 입력 정합 회로의 다단 접속 회로 시뮬레이션 구조이다.
Ⅲ. 측정결과
그림 8은 제작된 저 잡음 증폭기의 사진이다. 설 계된 칩의 면적은 패드를 포함하여 540 μm×440 μm 이며, 1.2 V에서 22.9 mW의 전력을 소모한다. 그림 9는 시뮬레이션과 측정 결과이다. 시뮬레이션 결과 는 부하 조건 50 Ω에서 최대 전압 이득이 15 dB이 며, 측정 결과는 77 GHz에서 최대 전압 이득 10 dB 이다. 입출력 특성에서 공진 주파수의 변화가 거의 없고 반사 손실이 시뮬레이션과 유사함을 고려할 때 이득이 감소한 이유는 접지면의 귀환전류에 의해 형 성되는 인덕턴스에 의한 degeneration 효과로 추정된 다. 시뮬레이션에 10 pH 정도의 인덕턴스를 추가할 경우, 측정값과 거의 유사한 이득이 나타남을 확인 하였다. 칩의 측정은 on-wafer probing을 사용하였다.
잡음지수의 시뮬레이션 결과는 77 GHz에서 약 7.8 dB이며, 측정 결과는 77 GHz에서 7.92 dB이다.
Ⅳ. 결 론
본 논문에서는 77 GHz 저 잡음 증폭기의 설계 방 법과 제작 결과를 제시하였다. 3단 공통소스 구조의 저 잡음 증폭기로 EM 라이브러리를 사용한 시뮬레 이션을 통해 설계 및 최적화 시간을 효율적으로 줄 이는 방법을 제시하였다.
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