수치해석에 의한 초박형 패키지의 휨 현상 및 응력 특성에 관한 연구
송차규·좌성훈†
서울과학기술대학교 NID 융합기술대학원
Numerical Study of Warpage and Stress for the Ultra Thin Package
Cha Gyu Song and Sung-Hoon Choa†
Seoul National University of Science and Technology NID Fusion Technology School, 172 Gongneung 2(i)-dong, Nowon-gu, Seoul 139-743, Korea
(2010년 9월 28일 접수: 2010년 12월 22일 게재확정)
초 록: 최근 휴대폰, PDA 등과 같은 모바일 전자 기기들의 사용이 급증하면서 다기능, 고성능, 초소형의 패키지가 시 장에서 요구되고 있다. 따라서 사용되는 패키지의 크기도 더 작아지고 얇아지고 있다. 패키지에 사용되는 실리콘 다이 및 기판의 두께가 점점 얇아지면서 휨 변형, 크랙 발생, 및 기타 여러 신뢰성 문제가 크게 대두되고 있다. 이러한 신뢰성 문 제는 서로 다른 패키지 재료의 열팽창계수의 차이에 의하여 발생된다. 따라서 초박형의 패키지의 경우 적절한 패키지 물 질과 두께 및 크기 등의 선택이 매우 중요하다. 본 논문에서는 현재 모바일 기기에 주로 사용되고 있는 CABGA, fcSCP, SCSP 및 MCP (Multi-Chip Package) 패키지에 대하여 휨과 응력의 특성을 수치해석을 통하여 연구하였다. 특히 휨 현상 에 영향을 줄 수 있는 여러 중요 인자들, 즉 EMC 몰드의 두께 및 물성(탄성계수 및 열팽창 계수), 실리콘 다이의 두께와 크기, 기판의 물성 등이 휨 현상에 미치는 영향을 전반적으로 고찰하였다. 이를 통하여 휨 현상 메커니즘과 이를 제어하 기 위한 중요 인자를 이해함으로써 휨 현상을 최소화 하고자 하였다. 휨 해석 결과 가장 큰 휨 값을 보인 SCSP에 대하여 실험계획법의 반응표면법을 이용하여 휨이 최소화되는 최적 조합을 구하였다. SCSP 패키지에서 휨에 가장 큰 영향을 미 치는 인자는 EMC 두께 및 열팽창 계수, 기판의 열팽창계수, 그리고 실리콘 다이의 두께였다. 궁극적으로 최적화 해석을 통하여 SCSP의 휨을 10 µm로 줄일 수 있음을 알 수 있었다.
Abstract: Semiconductor packages are increasingly moving toward miniaturization, lighter and high performance.
Futhermore, packages become thinner. Thin packages will generate serious reliability problems such as warpage, crack and other failures. Reliability problems are mainly caused by the CTE mismatch of various package materials. Therefore, proper selection of the package materials and geometrical optimization is very important for controlling the warpage and the stress of the package. In this study, we investigated the characteristics of the warpage and the stress of several packages currently used in mobile devices such as CABGA, fcSCP, SCSP, and MCP. Warpage and stress distribution are analyzed by the finite element simulation. Key material properties which affect the warpage of package are investigated such as the elastic moduli, CTEs of EMC molding and the substrate. Geometrical effects are also investigated including the thickness or size of EMC molding, silicon die and substrate. The simulation results indicate that the most influential factors on warpage are EMC molding thickness, CTE of EMC, elastic modulus of the substrate. Simulation results show that warpage is the largest for SCSP. In order to reduce the warpage, DOE optimization is performed, and the optimization results show that warpage of SCSP becomes 10µm.
Keywords: Warpage, Reliability, Ultra Thin Package, Optimal Design
1. 서 론
최근 휴대폰, PDA, 노트 PC 등의 모바일 기기 제품에 사용되는 패키지의 요구 사항은 더 작고, 얇은 동시에 고 성능, 다기능을 요구하고 있다. 따라서 SiP (System in Package), PoP (Package on Package), MCP (Multi-Chip Package) 및 3D 패키지 등의 다양한 패키지가 개발되고 있 으며, 최근에는 동종 혹은 이종 칩이 접합된 멀티 칩 패키
지의 개발이 주류를 이루고 있다. 그러나 모바일 기기에 사 용되는 패키지의 경우, 패키지의 두께가 한정되고 있고, 최 근 추세로는 패키지의 두께의 감소가 지속적으로 요구되 기 때문에 패키지의 각 재료, 즉 실리콘 칩, EMC (epoxy mold compound) 몰드, 기판, DAF (die attach film) 등의 두 께가 계속 얇아지고 있다. 패키지의 두께 및 사용된 재료 들의 두께가 얇아지면서 여러 가지 신뢰성 문제가 발생할 수 있다.1,2)가령 실리콘 칩의 두께를 얇게 하기 위하여
†Corresponding author E-mail: [email protected]
grinding 및 CMP (chemical mechanical polishing) 공정을 이 용하여 칩을 얇게 thinning하게 되는데 이 경우 실리콘 칩 의 파괴 응력이 감소하기 때문에 패키지로 인한 응력을 실리콘이 받게 되면 칩이 쉽게 파괴될 수 있는 위험이 있 다. 그러나 패키지의 두께가 얇아지게 되면서 발생되는 가 장 큰 문제는 패키지의 휨(warpage) 현상이다.
패키지의 휨 현상은 일반적으로 패키지의 EMC 몰딩 과정에서 큐어링(curing)과 냉각의 공정 중에 발생하며, 그 이유는 사용된 패키지의 열팽창계수의 차에 의하여 발 생된 열 응력 때문이다. 특히 크기가 크고 얇은 패키지의 경우 휨 현상을 제어하는 것이 더 어렵다.3,4) EMC 몰딩 후 에 발생된 패키지의 휨현상은 장기 신뢰성에 영향을 미치 게 되고, 궁극적으로는 몰드의 cracking, 와이어의 파단, 다 이의 크랙 발생을 초래하게 된다. 더욱이 과도한 휨 현상 은 칩과 패키지의 조립 과정, 특히 보드레벨 어셈블리 과 정, 즉 reflow, 혹은 SMT (surface mount technology) 과정 에서 패키지의 접합이 어렵고, 또한 패키지와 마더보드 (motherboard) 사이의 솔더 조인트의 접촉 불량이 발생할 가능성이 많으며, 이는 공정의 수율을 저하하는 중요한 요소가 되고 있다.5-8) 또한 얇은 실리콘 기판과 solder
bump 그리고 PCB 기판 간의 열팽창의 차이로 인하여 각
재료에 많은 응력 집중 현상이 발생될 것으로 판단된다.
패키지 재료의 열팽창계수의 차이가 과도할 경우 패키지 의 접착 면 끝단 부분에 응력 집중이 발생하여 계면의 전 단 응력과 박리 응력으로 인한 파괴가 발생될 가능성이 매우 높다. 또한 국부적으로 발생한 응력의 크기가 패키 지 재료들의 접합 응력(bonding strength) 보다 클 경우 계
면 크랙이 전파하여 파괴를 초래한다.9)따라서 패키지의 휨의 크기를 가능한 저하시켜야 한다. 특히 모바일 기기 에 사용되는 초박형 패키지의 경우 휨 현상이 공정의 중 요한 이슈로 대두되고 있다. 패키지의 휨 현상은 패키 지의 구조, 패키지 재료의 물성 및 공정 조건에 좌우된
다.10,11)따라서 적절한 패키지 재료의 선택과 패키지 구
조가 필요하다. 특히 새로운 패키지 개발에 앞서, 패키 지에서 발생되는 신뢰성 문제를 예측하고 패키지의 휨 현상과 응력 분포 등을 수치해석적으로 예측하는 신뢰성 설계 기술의 확보가 필수적이다.
본 논문에서는 현재 모바일 기기에 주로 사용되고 있 는 CABGA (chip array BGA), fcSCP (flip chip CSP), SCSP (stacked CSP)의 각각의 패키지에 대하여 휨의 경 향을 유한요소해석을 이용하여 분석하였다. 또한 최근 3D 적층 패키지 기술로서 연구가 활발히 진행 중인 TSV (through silicon via) 기술을 이용한 MCP 패키지에 대해 서도 휨 해석을 수행하였다. 휨에 영향을 줄 수 있는 여 러 중요 인자들, 즉 EMC 몰드의 두께 및 물성, 실리콘 다 이의 두께와 크기, 기판의 두께 및 물성 등이 휨 현상에 미치는 영향을 고찰하였다. 이를 통하여 휨 현상 메커니 즘과 이를 제어하기 위한 중요 인자를 이해함으로써 휨 현상을 최소화 하고자 하였다. 특히 패키지의 두께가 매 우 얇은 SCSP에 대하여 휨에 큰 영향을 미치는 인자를 정의하고, 실험계획법의 반응표면법(RSM, Response Sur-
face Method)을 이용하여 휨 현상이 최소화되는 최적 조
합을 구하였다.
Table 1. Schematic diagram & material dimension of the packages used in this study
Package Die Die Attach Material
or Underfill Sub EMC Bump
Top Bottom Top Bottom BT Mold Solder
Size (mm) 5.1×4.6 5.1×4.6 15×15 15×15 -
Thickness
(mm) 0.178 0.0254 (25.4µm) 0.4 0.7 -
Size (mm) 7×8 7.6×10 7×8 7.6×10 15×15 15×15 -
Thickness
(mm) 0.07 0.0254 (25.4µm) 0.13 0.13 -
Size (mm) 8.6×8.6 8.6×8.6 15×15 15×15 Diameter: 0.1 mm
Thickness
(mm) 0.178 0.65 0.3 0.65 Pitch: 0.5 mm
Size (mm) 8×8 10×10 8×8 10×10 15×15 15×15 Diameter: 0.1 mm
Thickness (mm)
0.05
(50µm) 0.1 0.02 (20µm)
0.07
(70µm) 0.2 0.9 Pitch: 0.5 mm
2. 유한요소해석
2.1. 유한요소 모델링 구조
본 연구에서는 초박형 패키지들의 구조에 따른 휨 특 성을 분석하기 위해 상용 해석프로그램인 ANSYS 11.0을 사용하여 유한요소해석을 수행하였다. Table 1은 본 연구 에서 사용된 패키지들의 개략도와 치수를 명시하고 있다.
패키지들 중에 CABGA, SCSP, fcCSP 구조는 실제 모바 일 기기에 적용되고 있는 동일한 치수로 모델링 되었고, MCP 구조와 비교 분석하였다. 각 패키지들의 크기는 가 로, 세로 15 mm로 고정되어 있고, 두께는 특성에 따라 다 르게 모델링 되었다. Table 1과 같이 각 패키지들의 구조 는 BT (bisaleimide triazine) 기판 위에 실리콘 다이(die)가 접합되어 EMC로 몰딩되었다. CABGA의 실리콘 다이의
크기는 가로 5.1 mm이고, 세로는 4.6 mm이며, 실리콘 다 이가 한 층으로 이루어진 구조이다. SCSP는 2개의 실리 콘 다이가 적층된 구조로 이루어져있고, 하부(bottom) 다 이의 크기는 가로 7.6 mm이고, 세로 10 mm이며, 상부 (top) 다이의 크기는 가로 7 mm이고, 세로 8 mm이다.
fcCSP 구조의 경우 BT 기판과 실리콘 다이가 저용점 솔
더볼(eutectic solder, 63Sn/37Pb)로 접합되어 있고, 그 사 이에 언더필(underfill) 재료가 채워져 있다. 솔더 볼의 지 름은 0.1 mm이고, 간격(pitch)은 0.5 mm로 구성되었다.
MCP는 BT 기판 위에 하부 다이가 솔더볼로 접합되어 있 고, 그 사이에 언더필 재료가 채워져 있다. 그리고 하부 다이 위에 8개의 실리콘 다이가 적층된 구조로 이루어져 있다. CABGA 구조와 SCSP 구조의 경우, 실제 어셈블리 공정 중에 배선(interconnection)으로 이용되는 와이어 본
Fig. 1. 3D quarter model and geometric details for each package.
딩 부분은 휨 해석 결과에 큰 영향을 미치지 않으므로 모 델링에서 생략되었다.
2.2. 유한요소 해석 조건
본 연구에서는 8절점 3차원 요소를 형성하는 SOLID 45 요소가 사용되었다. 각 패키지들의 모델 중, CABGA 구조의 절점(node) 수는 1,500개이며, SCSP 구조는 3,100 개, fsCSP 구조는 솔더볼 부분을 포함하여 53,900개로 구 성되었다. 한편 MCP 구조의 모델링은 실리콘 다이가 8 층으로 적층된 구조로써 절점의 수는 87,800개, 요소의 수는 82,000개로 구성되었다. 휨 해석 모델에 가해지는 열 하중 조건은 초기온도 175oC에서 상온 25oC로 감소시 켰다. 이 때 175oC는 EMC 재료의 큐어링 온도로써 스트 레스가 없다는 stress-free 상태로 가정하며, 상온 25oC로 감소시켰을 때 패키지들 각 재료의 열팽창계수 차이에 의 하여 각각 다른 변형을 보이게 된다.12)
본 해석에서 사용된 각 패키지들의 모델은 대칭 구조 이므로 패키지의 1/4만을 고려하였으며, 해석에 소요되는 시간과 해석의 용이성을 고려하여 결과의 오차가 크지 않 은 범위에서 모델을 단순화하였다.
변위 경계 조건은 Fig. 1와 같이 전체 모델의 중심점인 x, y, z 축의 원점을 모두 구속하고, 휨 해석 수행 결과, z 축에서 발생하는 최대 변위를 확인하였다. Table 2에서 명시된 패키지 재료들의 물성치는 여러 논문들에서 제시 된 대표 값을 선택 하였다.13,14)모든 재료는 탄성영역 내 에 있다고 가정하였으며, EMC의 탄성계수는 22 GPa, 열 팽창계수는 12 ppm/oC이다. 그리고 BT 기판의 탄성계수 는 26 GPa, 열팽창계수는 15 ppm/oC이다. 실제 패키지 재 료의 물성은 온도 및 시간에 따라 변하고, PCB의 경우 이 방성을 고려해야 한다. 그러나 본 연구에서 사용된 재료 들의 정확한 물성을 확보하기가 어려웠고, 4개의 패키지 들의 상대적인 휨 경향을 보기 위하여 물성을 단순화하 여 해석을 진행하였다.
2.3. 유한요소 해석 이론
Fig. 2는 이종재료인 외팔 보 빔의 개략도 이며, 휨을 구
하는 공식은 다음과 같은 식(1)으로 정의할 수 있다.15) (1)
where t = t1+t2,
여기서, t는 재료의 두께(mm)이고, E는 탄성계수(GPa), α는 열팽창계수(ppm/oC), L은 재료의 길이(mm), T는 절 대온도(oC)이다. 즉 휨 현상은 패키지의 치수, 패키지 재 료들의 탄성계수 및 열팽창계수에 영향을 받는다. 이 식 을 이용하여 패키지의 휨을 대략적으로 계산할 수 있다.
그러나 실제 패키지는 실리콘 칩 및 솔더 등이 포함된 복 잡한 구조이다. 따라서 식(1)을 이용하여 패키지의 재료 와 설계 치수에 따른 휨의 영향을 결정하는 것은 매우 어 렵다. 따라서 FEM을 이용한 수치해석을 통하여 휨 현상 을 해석하였다.
3. 휨 현상 측정
유한요소 해석을 이용한 패키지의 휨을 해석하기에 앞 서, 유한요소해석의 유의성을 검증하기 위하여 패키지의 휨을 측정하고 그 결과를 유한요소해석의 결과와 비교하 여 보았다. 패키지의 휨을 측정하는 장비 및 방법은 다양 하다. 본 연구에서는 비접촉식 3차원 광학 측정기술인 디 지털 영상 보정기법을 이용하여 온도 변화에 따른 패키 지의 휨에 의한 미소 변위를 측정하였다. 이를 위하여
ARAMIS™ 시스템을 사용하였다.16)이 시스템은 두 대의
CCD 카메라로 패키지의 표면을 찍고 두 사진의 픽셀 사 이의 거리로부터 패키지의 변형을 계산한다. 측정 전에 장비의 교정이 이루어 져야 하며 변위는 시스템에 내장 된 프로그램으로 계산된다. 그 후 패키지의 휨은 3차원 영상으로 나타내어지게 된다. Fig. 3은 본 연구에서 사용 된 시스템의 개략도이다. 측정에 사용된 패키지는 fcCSP 패키지이고, Fig. 4에 실제 패키지의 형상 및 fcCSP 패키 Warpage L2
---4t 3 1( +p)2(α2–α1) T T( – 0) 3 1( +p)2+(1+pq) p( 2+1⁄( )pq ) ---
×
=
p t1
t2
--- q E1
E2
---
= ,
=
Table 2. Material properties data of the package materials
Parts Material E (GPa) v (Poison ratio) CTE (ppm/°C)
Die Silicon 161 0.21 2.6
Die Attach Material Adhesive 2.9 0.34 52
Underfill Underfill 3 0.33 30
Substrate BT 26 0.39 15
EMC Mold 22 0.3 12
Solder Ball Solder (63Sn-37Pb) 32 0.38 24.7
Fig. 2. Bi-layer cantilever beam model.
지의 상세한 수치가 나타나 있다. Fig. 5는 ARAMIS 시스 템을 이용하여 온도 변화에 따른 fcCSP 패키지의 휨을 측정한 결과이며, 유한요소의 결과를 검증하기 위하여 측 정 결과와 수치해석 결과를 비교하였다. 측정 결과와 수 치해석결과가 잘 일치함을 알 수 있었으며, 따라서 수치 해석의 유효성을 검증할 수 있었다.
4. 휨 현상 해석 결과
Fig. 6은 4가지 패키지들의 휨 현상 해석 결과이다.
SCSP 구조에서 휨이 가장 크게 나타나고, 그 다음으로
fcCSP, CABGA 구조의 순이었으며, 실리콘 다이가 8층으
로 적층된 MCP 구조가 가장 작은 휨을 보여주고 있다.
SCSP 구조에서의 휨은 92 µm이고, MCP 구조에서는
28µm로, SCSP 구조가 MCP 구조에 비하여 약 3배 이상 큰 휨이 발생되었다. 이것은 SCSP 구조의 전체 두께 (0.46 mm)가 MCP 구조의 두께(1.1 mm) 보다 얇기 때문 이다. Fig. 7은 각 패키지의 휨 형태를 나타내고 있다. 그 림은 휨의 정도를 확인하기 위해 20배로 확대시킨 것이 며, 패키지 모두 위로 볼록한(crying) 형태의 변형이 발생 된다. 모바일 기기에서 사용되는 패키지들의 휨이 100 µm 를 넘게 되면 PCB 보드와의 접합 시에 다양한 신뢰성 문 제가 발생될 가능성이 높아진다.17,18)따라서 패키지 재료 및 설계의 최적화를 통하여 패키지의 휨을 최소할 필요가 있다. 본 연구에서는 각 패키지들의 다양한 설계 인자, 즉 EMC 두께, EMC의 탄성계수 및 열팽창계수, 실리콘 다이 의 크기 및 두께, 그리고 BT 기판의 두께, BT 기판의 탄 성계수 및 열팽창계수가 휨에 미치는 영향을 해석을 통 하여 확인하였으며, 휨 현상을 최소화하기 위한 최적 설 계 기법을 적용하였다.
Fig. 3. ARAMIS system for warpage measurements.
Fig. 4. Picture and dimesions of fcCSP used in warpage measurement.
PKG 10 mm×10 mm×0.52 mm
Die size 7 mm×7 mm×0.8 mm
EMC (Mold) 10 mm×10 mm×0.3 mm Underfill 0.075 mm (75µm) Substrate (PCB) 10 mm×10 mm×0.22 mm Solder (63Sn-37Pb) height 75µm, diameter 100 µm, pitch :
500µm (b)
Fig. 5. Comparison between FEM and measurement results.
Fig. 6. Warpage for different package types.
4.1. EMC 두께에 따른 영향
Fig. 8은 각 패키지들의 EMC 두께를 0.05 mm 씩 변화 시켰을 때의 휨 해석 결과이다. 전체적으로 EMC 두께가 감소될수록 휨이 증가되는 것을 확인하였다. 특히, SCSP 구조의 경우에 EMC를 초기 두께(0.33 mm)에서 0.1 mm 로 감소시켰을 때 휨이 92 µm에서 224 µm로 급격히 높 아짐을 알 수 있으며, 다른 패키지들의 EMC 두께가 감소 할 때 발생하는 휨 보다 급격한 변화를 보여주고 있다.
EMC의 열팽창계수(12 ppm/oC)는 BT 기판의 열팽창계수 (15 ppm/oC) 보다 작다. 따라서 패키지에서 EMC 두께를 얇게 할 경우 BT 기판의 과도한 열팽창으로 인하여 휨이 급격히 증가되는 것으로 판단된다. 결론적으로 EMC의 두께를 증가시켜야 패키지의 휨은 감소한다.
4.2. EMC 탄성계수에 따른 영향
Fig. 9는 EMC의 탄성계수를 2 GPa씩 변화시켜 보았을 때의 휨 해석 결과이다. EMC 탄성계수가 증가할수록 휨 이 감소되는 것을 알 수 있다. 특히, SCSP 구조의 경우, EMC 탄성계수를 22 GPa에서 26 GPa로 증가시켰을 때 휨이 약 15 µm 정도 감소되는 것을 확인하였다. EMC의 탄성계수(22 GPa)는 BT 기판의 탄성계수(26 GPa) 보다 작다. 따라서 EMC의 탄성계수를 증가시킴으로써 BT 기 판 의한 휨을 상대적으로 줄일 수 있기 때문에, 패키지의 전체적인 휨은 감소하게 된다.
4.3. EMC 열팽창계수에 따른 영향
Fig. 10은 EMC의 열팽창계수를 1 ppm/oC씩 변화시켜 Fig. 7. Warpage contour in package type.
Fig. 8. Effects of EMC thickness on warpage. Fig. 9. Effects of Young`s modulus of EMC on warpage.
보았을 때의 휨 해석 결과이다. 각 패키지의 EMC의 열 팽창 계수는 12 ppm/oC로 동일하다고 하였다. 모든 패키 지들 경우에 EMC 열팽창계수가 증가할수록 휨이 감소 되는 것을 알 수 있다. 특히, SCSP 구조의 경우 EMC 열 팽창계수가 10 ppm/oC일 때 휨의 크기는 133 µm이고, 14 ppm/oC일 때 50 µm로 약 83 µm 정도의 감소가 있음을 알 수 있다. 결국 EMC 열팽창계수가 BT 기판의 열팽창 계수(15 ppm/oC)와 비슷하게 될수록 패키지의 휨은 감소 하게 된다.
4.4. 실리콘 다이 크기에 따른 영향
Fig. 11은 실리콘 다이의 크기를 0.5 mm씩 변화시켜 보 았을 때의 휨 해석 결과이다. SCSP 구조의 경우, 다이의 크기를 1 mm씩 감소시켰을 때 휨은 약 9 µm 정도 감소 되는 것을 확인하였다. 다른 패키지의 경우 휨의 감소는 미미하였는데 전체적으로 실리콘 다이의 크기가 휨에 미 치는 영향은 매우 작다고 할 수 있다. 이는 Fig. 8에서 설 명한 바와 같이 다이가 작아지면, 상대적으로 EMC의 양 혹은 두께는 증가하고, 이에 따라서 휨이 감소하는 것으 로 생각된다. 결론적으로 실리콘 다이의 크기가 적어지 면 상대적으로 EMC의 양이 커지므로 휨은 감소하게 된 다. 그러나 감소된 휨의 양은 크지 않다.
4.5. 실리콘 다이 두께에 따른 영향
Fig. 12는 각 패키지들의 실리콘 다이의 두께를
0.01 mm씩 변화시켜 보았을 때의 휨 해석 결과이다.
SCSP 구조의 경우에 실리콘 다이의 두께가 0.07 mm에서
0.02 mm만큼 감소시켰을 때 휨은 약 24 µm 정도 감소되
는 것을 확인하였다. 이것은 전체 패키지의 두께가 고정 되어 있는 상태에서 실리콘 다이의 두께가 감소하면서 상 대적으로 EMC 양이 증가하게 되어 휨이 감소하는 것으 로 판단된다. fcCSP 구조와 CABGA 구조의 경우에는 실 리콘 다이가 한 층으로 이루어진 구조로써 실리콘 다이 의 두께가 감소되는 양이 적기 때문에 휨의 감소는 미미 하다고 판단된다.
4.6. BT 기판의 열팽창계수에 따른 영향
Fig. 13은 BT 기판의 열팽창계수를 1 ppm/oC씩 변화시 켜 보았을 때의 휨 해석 결과이다. BT 기판의 열팽창계수 는 15 ppm/oC이다. BT 기판의 열팽창계수가 감소할수록 휨이 감소되는 것을 확인하였다. 그리고 그 변화율도 다 른 인자에 비하여 매우 크다. 특히, SCSP 구조의 경우는 BT 기판의 열팽창계수가 17 ppm/oC일 때 137 µm이고, Fig. 10. Effects of CTE of EMC on warpage.
Fig. 11. Effects of silicon die size on warpage.
Fig. 12. Effects of silicon die thickness on warpage.
Fig. 13. Effects of CTE of BT substrate on warpage.
13 ppm/oC일 때 49 µm로 약 88 µm 정도 감소되는 것을 확 인할 수 있다. 따라서 BT 기판의 열팽창계수가 EMC 열 팽창계수(12 ppm/oC)와 비슷하게 될수록 휨은 감소한다.
4.7. BT 기판의 탄성계수에 따른 영향
Fig. 14는 각 패키지들 BT 기판의 탄성계수를 2 GPa씩 변화시켜 보았을 때의 휨 해석 결과이다. 본 해석에 적용 된 모든 패키지들의 경우, BT 기판의 탄성계수가 감소할 수록 휨이 감소하는 것을 알 수 있다. 특히, SCSP 구조의 경우, BT 기판의 탄성계수가 26 GPa에서 22 GPa로 감소 되면 휨이 약 15 µm 정도 감소되는 것을 확인하였다. 이 것은 BT 기판의 탄성계수(26 GPa)가 EMC 탄성계수
(22 GPa)보다 크기 때문에 BT 기판의 탄성계수가 작아질
수록 휨이 감소되는 것으로 판단된다. 그러나 BT 기판의 탄성계수가 휨에 미치는 영향은 크지 않다고 하겠다.
결론적으로 EMC 두께가 증가되면 휨은 감소하며, EMC의 탄성계수 및 열팽창계수가 증가할수록 휨은 감소 한다. 한편 실리콘 다이의 크기 및 두께를 감소시키면, 상 대적으로 EMC의 양이 증가하기 때문에 휨은 감소한다.
반면에 BT 기판의 탄성계수 및 열팽창 계수가 감소하면 휨은 감소한다. BT 기판의 두께에 대한 휨의 영향은 본 논문에서는 수행하지 않았다. 그 이유는 BT 기판의 두께 에 따라서 BT 기판의 물성이 많이 변하고, BT 기판의 두 께가 얇은 경우 코어 물질의 개수 및 두께 등을 조절하여 강성을 조절하기 때문이다. 한편 Fig. 15는 휨의 영향을 미치는 7가지 요인(factor)들에 대한 교호작용 효과 분석 결과이다. 가령 EMC 탄성계수는 실리콘 다이의 크기 및 BT 기판의 탄성계수와 서로 교호작용이 있다. 전술한 바 와 같이 EMC의 탄성계수가 증가하면 휨은 감소한다. 그 러나 EMC의 탄성계수와 실리콘 다이의 크기의 교호작 용 효과를 보면 EMC의 탄성계수가 증가하더라도 실리 콘 다이의 크기가 작을 경우에는 휨은 오히려 증가한다.
또한 EMC의 탄성계수와 BT 기판의 탄성계수도 교호작 용이 있다. 따라서 EMC의 탄성계수가 증가하더라도 기 판의 탄성계수가 큰 경우에는 휨이 증가한다. 그리고 EMC 두께의 경우에는 EMC 열팽창계수를 제외한 나머 지 다른 요인들의 수준이 증가할수록 휨은 증가하였다.
즉, EMC 두께와 열팽창계수가 증가할수록 휨은 감소하 는 것을 알 수 있다.
5. SCSP 패키지의 최적 설계
본 연구에서 휨이 가장 크게 발생한 패키지는 SCSP 구 조이며, 이는 향후 PCB 보드와 접합 시 신뢰성 문제를 초 래할 수 있다. 따라서 실험계획법(Design Of Experiments, DOE)을 이용하여 SCSP 패키지의 휨 현상을 감소시키는 최적 설계 및 최적 조합을 구하였다.
5.1. SCSP 구조의 실험계획법
본 연구의 휨 해석 결과, SCSP 구조에서 휨에 영향을 줄 수 있는 설계인자로는 실리콘 다이의 크기 및 두께, EMC 두께와 EMC 물성, BT 기판의 두께와 물성 등이 있 Fig. 14. Effects of Young`s modulus of BT substrate on warpage.
Fig. 15. Interaction plot of different design and material parameters.
다. 4장의 휨 해석 결과를 바탕으로 휨의 영향이 비교적 큰 인자를 정의하고, 최적 조합을 구하기 위해 실험계획 법의 반응표면법(RSM)을 이용하였다. 이 방법은 분산분 석이나 요인배치 실험 등을 통하여 최적 조건을 찾았을 때, 최적 조건 주위에서 어떤 관계식을 갖고 있는지 분석 해 주는 방법으로써 SCSP 구조의 휨 해석 결과를 최적 반응 값에 근사하도록 설계할 수 있었다. Fig. 16은 요인 배치법(factorial design) 으로 확인한 파레토(pareto) 차트 로써 각 인자들에 따라 휨 결과가 어느 정도 영향력이 있 는지 쉽게 알 수 있는 그래프이다. 가장 큰 영향을 미치 는 인자는 EMC 두께이고, BT 기판의 열팽창계수, EMC 열팽창계수, 그리고 실리콘 다이의 두께의 순이었다.
한편 EMC 두께는 휨의 가장 큰 영향을 미치지만, 모바 일 기기에 사용되는 패키지 특성상 전체 두께를 감소시 키는 것이 목적이기 때문에 EMC 두께와 BT 기판 두께의 요인은 최적화 조합에서 제외하였다. 대신 실리콘 다이의 비율 즉, EMC의 부피에서 실리콘 다이가 차지하는 부피 의 비율(Die_R)은 식(2)와 같이 정의함으로써, EMC 두께 와 실리콘 다이의 두께의 효과를 동시에 고려하였다.
여기에서 실리콘 다이의 비율이 증가하면 실리콘 다이
의 크기 또는 두께는 증가한다. Table 3은 SCSP 구조의 휨 최적설계를 위해 인자들의 변화에 따른 해석 결과로 부터 가장 큰 영향을 미치고 있는 실리콘 다이의 비율 (Die_R), EMC 열팽창계수(EMC_CTE), 그리고 BT 기판 의 열팽창계수(Sub_CTE)의 3가지 요인들과 수준(level)을 보여주고 있다. Table 4는 표준 순서에 따른 RMS의 결과치 를 나타낸다. 이 때 반응변수들에 따른 최적 조건을 찾기
Die_R = 실리콘 다이의 부피 ×100 (2)
EMC의 부피 Fig. 16. Pareto chart of the factor effects.
Table 3. Factors and levels for SCSP simulation
Factor Level
-1 0 1 Unit
Die_R 10 13 16 -
EMC_CTE 11 12 13 ppm/oC
Sub_CTE 14 15 16 ppm/oC
Table 4. RSM Result of SCSP Run
Order Die_R EMC_CTE (ppm/oC)
Sub_CTE
(ppm/oC) Result
1 13 12 13.3 53
2 18 12 15 100.1
3 13 13.6 15 58.3
4 16 13 14 53.3
5 13 12 16.6 128.4
6 13 10.3 15 127.5
7 10 11 16 132
8 10 11 14 86
9 13 12 15 91.8
10 16 11 16 139.3
11 10 13 14 42.8
12 13 12 15 91.8
13 13 12 15 91.8
14 13 12 15 91.8
15 10 13 16 88.9
16 13 12 15 91.8
17 8 12 15 84.7
18 16 11 14 94
19 13 12 15 91.8
20 16 13 16 98.6
위해 타겟(target)의 값은 0으로 설정하였다. 그 결과, Fig.
17과 같이 실리콘 다이의 비율(Die_R) 값은 8 이고, EMC 열팽창계수는 13.6 ppm/oC, 그리고 BT 기판의 열팽창계
수는 13.3 ppm/oC로 최적 설계 조건을 파악할 수 있다. 이 최적화된 설계변수들의 조합을 사용하였을 경우, Fig. 18 과 같이 SCSP 패키지의 휨은 10 µm로 최소화되는 것을 확인할 수 있었다. 결과적으로 SCSP 구조에서 실리콘 다 이의 부피와 BT 기판의 열팽창계수는 감소할수록 EMC 열팽창계수는 증가할수록 휨이 감소됨을 알 수 있었다.
6. 응력 해석 결과
Fig. 19는 각각의 패키지들에 발생되는 최대 등가응력
(von Mises stress)의 결과이며, CABGA 구조가 최대 등가 응력이 약 210 MPa로서 가장 높음을 알 수 있다. CABGA 는 실리콘 다이가 한 층으로 되어있는 구조로써 다른 패 키지들보다 실리콘 다이의 크기가 가장 작기 때문이다.
Fig. 20과 같이 각 패키지의 응력 분포를 관찰하였을 때,
Fig. 17. Response Optimization with the different factors.
Fig. 18. Optimal combination of SCSP type.
Fig. 19. von_Mises stress for different package types.
Fig. 20. Maximum von_Mises stress distribution for the different package types.
MCP 구조를 제외한 나머지 패키지들은 모두 실리콘 다 이 아래의 계면에서 최대 응력이 발생하였다.
이는 실리콘 다이와 실리콘 다이 접착 재료(die attach
material)의 열팽창계수 차이가 크기 때문에 실리콘 다이
아래의 계면에서 응력이 집중된다고 판단된다. 실리콘 재 질의 파괴 응력이 1 GPa인 점을 감안하면 실리콘 다이에 작용하는 응력에 의한 영향은 미미하다고 하겠다. 그러 나 실리콘은 취성재질로서 파괴응력은 재료에 존재하는 결함이나 미세 손상에 좌우된다. 특히 실리콘 기판의
thinning 공정은 기판의 손상이나 결함을 발생할 가능성
이 많다. 따라서 실리콘 다이를 얇게 하는 과정에서 파괴 응력이 낮아질 수 있음으로 가능한 응력의 집중을 피해 야 한다. 실리콘 다이가 8층으로 적층된 MCP 구조의 경 우, 실리콘 다이의 모서리 부분에서 최대 응력이 발생하였 다. 이것은 실리콘 다이가 8층으로 적층되어 실리콘 다이 와 언더필의 열팽창계수 차이로 인한 것으로 판단된다. 그 러나 MCP 구조의 경우, 본 연구에서는 비아 홀(via hole)의 부분이 생략되었으나 비아 홀이 있는 실제의 경우에는 구 리 비아 홀에 최대응력이 집중된다는 연구결과가 있다.19,20)
7. 결 론
본 연구에서는 최근에 모바일 기기에 주로 사용되고 있 는 초박형 패키지인 CABGA, SCSP, fcCSP, MCP 패키지 들에 대하여 휨 현상에 의한 신뢰성 문제를 감소시키기 위한 연구를 수행하였으며, 각 패키지들의 다양한 설계 인자가 휨에 미치는 영향을 해석하였다. 이를 통하여 휨 현상 메커니즘과 이를 제어하기 위한 중요 인자를 이해 함으로써 휨 현상을 최소화 하고자 하였다. EMC 두께가 증가되면 휨은 감소하며, EMC의 탄성계수 및 열팽창계 수가 증가할수록 휨은 감소한다. 한편 실리콘 다이의 크 기 및 두께를 감소시키면, 상대적으로 EMC의 양이 증가 하기 때문에 휨은 감소한다. 반면에 BT 기판의 탄성계수 및 열팽창 계수가 감소하면 휨은 감소한다. 각 패키지들 의 휨 해석 결과 SCSP 구조가 가장 큰 휨을 보였으며, 휨 을 최소화 하기 위하여 실험계획법의 반응표면법을 이용 하여 최적의 조합을 찾았다. 휨 현상에 가장 큰 영향을 미 치는 인자로서는 실리콘 다이의 비율, EMC 열팽창계수, 그리고 BT 기판의 열팽창계수가 있으며, 이 인자들을 최 적화한 결과, SCSP 패키지의 휨을 10 µm로 최소화할 수 있었다. 각 패키지들의 응력해석 결과는 CABGA 구조가 가장 높았다. MCP 구조를 제외한 나머지 패키지들은 모 두 실리콘 다이 아래의 계면에서 최대 응력이 발생함을 알 수 있었다.
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