Development of Basic Technologies for 3D Photo-Electronics

세부과제 연차실적 보고서

연차실적 보고서

과제유형

1. 기초미래선도형 ( O ) 2. 공공인프라형 ( ) 3. 산업화형 ( )

대과제명

ICT소재부품 미래선도 기술개발

세부과제명

3D Photo-Electronics 원천기술 개발

세부과제

책임자

소속 및 부서

ICT소재부품연구소

광무선융합연구본부

직위

(직급)

본부장

(책임연구원)

성명

백용순

총연구기간

2018년 1월 1일 부터 2023년 12월 31일 까지 (72개월)

당해연도

연구기간

2018년 1월 1일 부터 2018년 12월 31일 까지 (12개월) (1차년도)

총

연

구

비

정부출연금

24,641,890 천원

당

해

년

연

구

비

정부출연금

3,005,000 천원

민간부담금

283,388 천원

민간부담금

141,694 천원

계

24,925,278 천원

계

3,146,694 천원

참여인력(M/Y)

총 연 구 기 간

300 명 ( 100 M/Y)

당해연도 연구기간

72 명 ( 15 M/Y)

참여기관

기관명

연구책임자

기관명

연구책임자

참여연구기관

KAIST

최성율

텍사스 달라스 대학(UTD)

Cho,

Kyeongjae

CEMHTI-CNRS

Esidor

Ntsoenzok

위탁연구기관

러시아과학원

Victor

Ralchenko

키워드

(6~10개)

3D 집적, 이종결합, 광전집적, 3D 패키징, III-V/Si, 메타물질, 광송수신, 레이저

정부출연금사업 연차평가 보고서를 제출합니다.

2018 년 11 월 28 일

세부과제책임자 : 백용순 (인)

직 할 부 서 장 : 엄낙웅 (인)

한국전자통신연구원장 귀하

<제목 차례> 1. 연구개발 개요 ···3 1.1. 연구개발 목적 ···3 1.2. 연구개발 필요성 및 중요성 ···3 1.2.1. 연구개발 필요성 ···3 1.2.2. 연구개발 중요성 ···4 1.3. 국내외 기술 동향 ···5 1.3.1. 3D 집적용 광전소자 기술 ···5 1.3.2. 메타물질 기술 ···6 1.3.3. 3D 광전집적 기술 ···6 1.4. 연구목표 및 연구개발내용 ···7 1.4.1. 최종목표 ···7 1.4.2. 당해년도 목표 및 내용 ···8 1.4.2.1. 연구개발목표 ···8 1.4.2.2. 연구개발내용 ···9 2. 당해년도 추진현황 ···10 2.1. 기술개발 추진 일정 ···10 2.2. 당해년도 추진실적 ···11 2.3. 기술개발 요약 ···12 2.4.1. III-V on Si 성장 기술개발 ···20 2.4.2. 3D 광전집적 구조 설계 및 공정 기술개발 ···32 2.4.3. 3D 이종결합용 초고속 광전소자 설계 ···35 2.4.4. 광집적회로용 서브 파장 메타물질 설계 및 공정 기술개발 ···45 2.4.5. 5nm 대역폭, 500kHz 선폭의 InP 기반 테라급 광빗살발생기 개발 ···54 2.4.6. 그래핀 원자층 제어 합성 및 광디텍터 소자 기술개발 ···64 3. 결론 및 차년도 계획 ···78 3.1. 결론 ···78 3.2. 차년도 계획 ···80 3.2.1. 차년도 연구개발목표 ···80 3.2.2. 차년도 연구개발내용 ···80

1. 연구개발 개요

1.1. 연구개발 목적

4차 산업혁명의 인프라 조성 및 융합 확산을 위한 5G·IoT 네트워크 인프라 구축에 따른 대용량 데이터 통신을 수용하면서 유통 활성화, 스마트홈ㆍ정밀의료 등 ICT 융합 서비스에 활용되는 광부품 기술을 확 보를 목적으로, 기존 하드웨어 성능을 획기적으로 개선하기 위한 저전력, 저지연, 저가격, 고성능의 3D Photo-Electronics 원천 기술개발

1.2. 연구개발 필요성 및 중요성

1.2.1. 연구개발 필요성

ㅇ 정부의 국정과제 해결을 위하여 3D Photo-Electronics 원천기술개발이 필요 - 국정과제 목표(33번)인 4차 산업혁명의 인프라 조성 및 핵심 기술력 확보를 위한 5GㆍIoT 네트워크 인프라 구축, 데이터 개방 계획에 따라 대용량 데이터 통신 수요에 대비하기 위한 대용량 통신부품 기술개발이 필요 - 국정과제 목표(34번)인 유통 활성화, 스마트홈ㆍ정밀의료 등 ICT융합 서비스 발굴ㆍ확산을 위하여 통 신·센서·신호처리 등 융합기능을 지원하는 초소형 광융합부품 기술개발이 필요 - 국정과제 목표(37번)인 저탄소·고효율 구조로의 전환을 위하여 에너지소모가 급격히 증가하고 있는 통신시스템의 에너지효율을 개선하기 위한 저전력 통신부품 기술개발이 필요 ㅇ 4차 산업혁명의 초연결 사회에는 백만배 이상의 데이터 발생량 증가가 예측되어 기존 하드웨어 성능 의 획기적 개선 및 저전력, 저지연, 저가격, 고성능 구현이 핵심 요소이므로 이를 구현할 수 있는 기 술개발이 필요함 - 반도체 공정기술 발전에 의한 성능향상 및 전력 소모 절감은 한계에 직면하여 이종 물질 결합 및 소 자의 3차원 집적을 통한 성능 개선 연구가 필요함 ㅇ 중장기기술개발계획 2025 추진을 위하여 소자·부품 원천기술개발이 필요 - 초연결 통신을 위한 광통신 소자/부품의 테라급 데이터센터용 광모듈 및 광트랜시버 개발 로드맵에 따라 초고속 광소자 및 광부품 개발이 필요함 - 광소자/부품기술의 광통신 소자/부품, 광소재 및 공정 등에 해당하며, 나노전자 소재/소자 기술 중 메타소재 및 공정기술, 3D 인터커넥션 등에 해당 ㅇ IDX 추진전략에 따른 핵심기술 확보 필요 - 4차 산업혁명 토대인 초연결 분야에서 데이터 통신 기반의 네트워크 기술이 필요한 행정 IDX, 유통 IDX, 농수산 IDX 등의 추진에 필요 - 메가 데이터센터용 초고집적 광송수신 모듈, 3D 집적 기반 고성능 프로세서, 메타물질 기반 초소형 레이더 및 스텔스 기술 등으로 행정, 교육, 제조 및 국방 IDX 추진에 기여 ㅇ 미래 유무선 통신용 부품기술은 다양한 물질을 기반으로 제작된 부품을 하나의 모듈로 집적화하는 방 향으로 예측됨에 따라 이종결합 기술개발이 필요 - 기하급수적으로 증가하고 있는 데이터 트래픽은 모바일과 유선을 모두 포함하여 매년 20% 이상 증 가할 것으로 예측되므로 더 나은 유무선 통신부품의 개발이 필수 - 미래 전자소자 기술은 저가격화, 집적화, 다기능화, 소형화로 발전할 것이며, 이에 따라 이종 소자 간 융합 필요성 증가 - 스마트폰과 같은 소형 통신 기기의 발달로 세계가 IoT 시대로 접어듦에 따라 배터리, 다크 실리콘 등의 전력 문제를 해결하기 위하여 다양한 물질 기반의 부품을 하나의 모듈로 집적하는 이종집적 시

스템화 기술 확보가 필요 - 데이터 처리기술의 초고속화, 저전력화, 저지연화, 저가격화를 가능하게 하는 초연결 기술로 AI, IoT, 자율주행, 스마트 팩토리 등 4차 산업혁명을 위한 ICT 융합 원천기술의 핵심사항 - 설계에 따라 물질의 특성을 마음대로 조절할 수 있는 메타물질 기술은 구조에 따라 광경로 등을 자 유롭게 제어하여 기존 광소자를 집적화할 수 있고 광기반 초고속 저전력 데이터 프로세싱 기술이 가 능하므로 관련 기술개발이 필요

1.2.2. 연구개발 중요성

ㅇ 정부의 국정과제인 4차 산업혁명의 인프라 조성 및 융합 확산을 위한 5GㆍIoT 네트워크 인프라 구축, 데이터 개방 및 유통 활성화, 스마트홈ㆍ정밀의료 등 ICT 융합 서비스에 필요한 핵심 광부품 기술 확 보가 중요 ㅇ 3D 집적기술은 시스템의 전력 소모 감소, 대역폭 증대, 크기 축소 및 다양한 디바이스 집적을 통한 융복합 서비스를 구현할 수 있는 핵심기술로서, IoT 모듈, 인공지능 프로세서 모듈, 융복합 센서 모 듈, AR·VR 모듈, 5G용 통신 모듈 등 4차 산업 혁명을 실현하는 주요 부품에 적용되는 기술 - “무어의 법칙”의 한계를 극복하고 시스템의 복잡도 및 기능성을 배가하기 위한 이종집적 (heterogeneous integration) 기술 - 초단거리 전기배선은 저항이 낮아 기존대비 50% 이상 전력 소모 단축이 가능한 중요 기술 - 3D 광전집적 패키징 기술개발을 통해 전기배선의 길이를 기존 와이어본딩 및 플립칩 본딩 대비 획기 적으로 단축하여 전력 소모 절감과 초저지연 구현이 가능 - 에너지 절감을 위하여 디바이스의 저전력 소모와 3차원 패키징 기술이 필요할 뿐만 아니라 대역폭 증대를 위하여 디바이스와 패키지 간 인터커넥션의 제한이 없는 인터포저 기반의 3D 패키징 기술개 발이 중요 - 실리콘 인터포저를 기반으로 하는 3D 집적기술은 전자 및 광통신 디바이스를 집적할 수 있는 플랫폼 기술이며, 높은 대역폭, 낮은 전력 소모, 낮은 대기시간(latency), 낮은 비용으로 클라우드로 이동하 는 각종 데이터, 로직, 응용 시장에 효과적으로 대응할 수 있는 기술 - 데이터센터용 광트랜시버 시장은 ‘21년에 50억불로 전망되고, 100G 이상의 점유율이 91%로 예측되 고(IHS, 2017) 초소형, 저전력 제품 점유율이 급격하게 상승함에 따라 초고속, 초소형, 저전력 기술 개발이 중요

<3D Photo-Electronics 기술 적용 분야> ㅇ 저가격 대면적의 실리콘 기판에 고품질의 레이저 제작 기술 확보를 통해 반도체 레이저 가격을 획기 적으로 낮출 수 있으며 이를 통해 광통신 외에 다양한 분야로의 응용 확대가 가능 - 실리콘 반도체소자와 III-V 화합물 반도체 소자를 대면적의 실리콘 기판에 동시에 구현하여 전자회로 기술과 융합 광전집적회로 구현 기술이 중요 ㅇ 초고속 저전력 데이터 정보 처리 기술을 위해서 광소자/부품 등에 기존 소재의 성능을 획기적으로 뛰 어넘을 수 있는 메타물질을 적용하여 광소자의 소형화, 초고속화, 저전력화 등 성능을 크게 향상할 수 있고, 이를 통한 관련 기술의 선점 및 신시장 개척 등 ICT 원천기술을 확보

1.3. 국내외 기술 동향

1.3.1. 3D 집적용 광전소자 기술

ㅇ III-V-on-Si 실리콘 레이저 구현 방법으로 양자점 주목 - 실리콘 기판 위에 성장한 III-V 양자점의 성능이 GaAs 기판에 성장 된 소자의 성능에 빠르게 접근 중 - 실리콘 기판에 Ge-on-Si 버퍼를 사용하여 고성능 양자점 레이저를 성공적으로 시연됨. 양자점 레이 저가 발진하였지만, GaAs-on-Si의 결함 밀도는 2x106cm-2로 GaAs 기판 1x104cm-2보다 매우 높 은 수준 - 서울대는 ‘15년에 실리콘 기판 위에 주기적인 SINx 패턴을 이용하여 고품질의 InP 박막 성장기술 연 구 - 한국광기술원은 “실리콘 기판 위에 고품위 III-V 화합물 버퍼층 성장기술 개발” 과제수행. 실리콘 기

판 위에 III-V 화합물반도체 태양전지 성장기술 연구

- 미국 UCSB John E. Bowers 그룹에서 ‘15년에 MBE장비를 활용하여 Si 기판 위에 GaAs/Ge/Si 버 퍼를 이용하여 결함 밀도 108cm-2 이하로 줄였고, InAs QD 활성층을 이용한 실리콘 레이저를 구현 하여 상온 2,700시간 발진 성공

- 영국 Univ. college London, Huiyun Liu 그룹에서 ‘16년에 MBE로 AlAs nucleation layer를 이 용하여 획기적으로 결함 밀도 105cm-2를 구현하였으며, 그 위에 InAs/GaAs QD on Si 구조 성장 하여 문턱 전류 62.4A/cm2, 출력 105mW급의 LD 제작

ㅇ 스웨덴 KTH Royal Institute of technology에서 ‘14년에 MOCVD를 활용하여 ELOG(Epitaxial Lateral Overgrowth) 기법으로 Si 기판 위에 고품질의 InP를 구현하여 그 위에 고품질의 InGaAsP 7 주기 양자 우물 구조를 성장하였고, InP 상에 성장한 7주기 양자 우물과 비교하여 PL 강도 80% 성능 을 확인

ㅇ ETRI에서 C/L-band 10×10G DML 칩 및 InAlGaAs 기반의 25G DML 칩을 개발

- 25G 광원 칩은 해외 대기업을 통하여 상용화되었으며, 채널당 변조 속도를 증가시키기 위하여 일본, 미국 등에서 이미 NRZ 및 멀티레벨 변조 방식의 50G 광원 연구를 활발히 진행 ㅇ 국내의 초고속 광검출기 기술개발은 한국전자통신연구원이 주도해오고 있으며, 100/400 Gbps 코히어 런트 수신기 모듈 개발을 목표로 25GHz 대역폭의 광검출기 개발 진행 - 해외 유수의 기업들은 32Gbps급 광검출기 어레이를 사용하여 100Gbps용 QSFP28 트랜시버나 200/100Gbps 코히어런트 트랜시버의 핵심 소자로 사용 ㅇ 집적형 광소자 칩은 현재 주로 실리콘 포토닉스 기술에 기반해서 개발되고 있으며, 이 기술은 LD 광 원을 웨이퍼 본딩 또는 플립칩 본딩 방법을 이용해서 하이브리드 집적을 하고, 광검출기로는 Ge이 이 용되고 있음

1.3.2. 메타물질 기술

ㅇ 미국, 유럽, 중국, 일본 등에서는 메타물질 관련 원천핵심기술 개발을 위하여 국가가 정책적으로 지원 - 미국은 미국방부(ONR)에서 국방과학기술 원천기술 개발을 위해 연간 수천억원 규모의 MURI 프로그 램 운영(Upenn, UC 버클리, 듀크, MIT, 미시건 등) - 중국의 경우, 광치연구소 등을 중심으로 국가 주도로 메타물질 연구가 활발히 진행 중 - 유럽에서는 메타물질 및 응용에 대해 대형 프로젝트가 진행되고 있으며, 대표적으로 영국 Southampton 대학 N. Zheludev 교수 주관 Photonic material 센터, 독일 3D 포토닉 메타물질 개발 METAMAT 프로젝트 등이 있음

ㅇ 한국은 ’14년부터 글로벌 프론티어 사업에서 메타물질 연구를 활발히 진행하고 있으나, 본 과제에서 수행하는 광집적회로 등 초연결 분야는 포함되지 않음

1.3.3. 3D 광전집적 기술

ㅇ EIC(electronic IC)와 PIC(photonic IC) 간의 집적기술 연구는 초고속/저전력화가 연구개발의 대세인 현재의 광통신 시장의 가장 중요한 화두[6]

ㅇ 두 종류의 IC 간에 집적을 구현하는 방법은 3가지로 구분

- PIC를 EIC의 메탈 형성 공정 단계(BEOL)에서 집적하는 방식, 동일면에 EIC와 PIC의 공정을 수행하 는 방식, 동일 기판의 상/하 양면에 EIC와 PIC를 각각 제작하는 방식의 3가지로 구분

ㅇ 두 종류의 반도체가 각각의 칩 형태로 패키징되어 용도에 맞게 상호 보완적으로 교차 사용되고 있으 나 현재 이종결합 구조를 가지는 단일 형태의 칩을 구현하는 기술이 연구되고 있음

- 특히 군사용으로의 응용 가능성이 큰 기술이기 때문에 미국에서는 산학협력 연구가 이루어지고 있으 며 유럽에서도 기술이 개발되고 있음 - 웨이퍼 본딩 방식은 미국 MIT 등에서 연구되고 있는데 서로 다른 기판에서 공정이 완료되었거나 공 정 준비상태의 웨이퍼를 서로 접합하여 기판이 다른 소자를 집적시킬 수 있는 기술임[12] - 미국 MIT 와 Raytheon社 등에서 에피성장을 통한 구현 방법이 연구되고 있는데 실리콘 기판에 능 동소자가 실장될 부분에만 선택적으로 III-V 반도체 물질을 성장시킨 다음 공정을 진행하는 방식 ㅇ 광통신용 전자소자의 경우 NTT, Inphi, Qorvo, Analog Device, SHF 등 고도의 기반기술이 갖추어

진 전 세계적으로 수 개 업체 및 여러 기관에서 연구를 하고 있으며 다양한 제품을 판매 중

ㅇ 삼성전자와 SK하이닉스는 TSV를 기반으로 하는 삼차원 메모리 (HBM, High Bandwidth Memory)를 2015년부터 양산하고 있으나 인터포저를 기반으로 하는 GPU와 HBM의 2.5D 모듈은 대만 TSMC에서 양산하고 있음

- 싱가포르 IME는 TSV 기술과 광 통신 소자를 이종 접합한 EPIC 국제공동연구를 2017년부터 2019년 까지 2단계로 수행하고 있으며, 400Gbps 응용을 위한 전광 모듈을 개발하려고 하고 있고 3dB 대역 폭을 50GHz 이상 확보를 목표로 하고 있음

- 일본의 AIST, 동경대학교, PETRA는 2010년부터 2013년까지 4년 동안 Photoncs-Electronics Convergence System Technology (PECST) 과제를 수행하여 실리콘 광학 인터포저를 기반으로 하 는 광-전자 융합시스템을 개발 ㅇ 현재 방열용 계면 접합 소재는 나노 크기의 은(Ag) 소재를 기반으로 Sintering 공정을 적용하는 장시 간, 고가의 공정이 주를 이루고 있으며, Ag의 원가 상승으로 인하여 저가 및 짧은 공정시간을 목표로 하는 연구가 요구되고 있음 - IBM는 3M과 3D 프로세서 적층을 위한 방열 소재를 개발하였으나 기술개발 난항 중 - 일본의 스미토모사는 Ag 분말을 사용한 전도성 접착제 공정성 개선, 고 접착성능 확보, 상온 보관성 개선을 위한 에폭시 레진과 첨가물 기술개발을 진행하고 있음 - 열소산의 향상을 위해 방열 면적 증가뿐만 아니라, 빠른 열점(hot spot) 제거가 주요 핵심기술이며, 이를 위해 다이아몬드층을 활용한 열소산 기술개발이 고온 공정과 기판과의 열팽창 계수 차로 인한 열응력 문제들을 극복하고 최근 들어 매우 증가하고 있음

1.4. 연구목표 및 연구개발내용

1.4.1. 최종목표

구분 내용 최종목표 ㅇ 3D Photo-Electronics 원천기술 확보 - 실리콘 레이저 기술개발 - 3D 집적용 아날로그 IC 및 3D 패키징 기술개발 - 광집적용 서브파장 능동 메타물질 기술개발 - 데이터센터용 3D 광전집적 광송수신기 기술개발

1.4.2. 당해년도 목표 및 내용

1.4.2.1. 연구개발목표

ㅇ III-V on Si 성장 기술개발 ㅇ 3D 광전집적 구조 설계 및 공정 기술개발 ㅇ 3D 이종결합용 초고속 광전소자 설계 ㅇ 광집적회로용 서브 파장 메타물질 설계 및 공정 기술개발 ㅇ 5nm 대역폭, 500kHz 선폭의 InP 기반 테라급 광빗살발생기 개발 <3D 광전집적 광송수신기 개념도> 세부목표 ㅇ 이종결합 기반기술 - III-V on Si 성장기술 및 실리콘 레이저 기술 - 메타물질 기반기술 및 능동 제어 소자 기술 - 이종결합용 나노소재 원자층 제어 기술 ㅇ 3D 집적기술 - 3D 광전집적 소자 설계, 공정 및 집적화 기술 - 실리콘 인터포저 설계, 이종 디바이스 3D 집적 및 초고속 광배선 기술 ㅇ 3D 응용 소자 기술 - 광전집적회로 기술 및 초고집적 3D 광송수신 모듈 기술 - 메타 광부품 기술 및 메타물질 기반 3D 나노포토닉스 기반기술 평가항목 (주요성능 Spec) 단위 세계최고수준 (보유국/보유기관) 국내기술수준* (보유기관) 기술개발 목표치 실리콘 레이저 기술 파장 nm 1300 (미국) - 1300 동작 온도 o_C 75 (미국) - 120 3D 능동 광메타물질 기술 변조 레벨 단계 2 - 100 광집적회로 단위 소자 크기 μm 10 44 2

ㅇ 그래핀 원자층 제어 합성 및 광디텍터 소자 기술개발

1.4.2.2. 연구개발내용

ㅇ III-V on Si 성장 기술개발

- III-V/Si 이종 물질 간 계면의 결함 밀도 및 전파 특성 분석

- III-V/Si 이종 물질 간의 계면 스트레스로 인한 표면 roughness 개선을 위한 CMP (Chemical Mechanical Polishing) 공정 개발 - 이종 계면 결함 밀도 완충용 다층 버퍼 성장 기술개발 - 버퍼층 결함 밀도 억제용 초격자 구조 성장 <이종 계면 결함 밀도 완충용 버퍼 성장> ㅇ 3D 광전집적 구조를 위한 기반 기술개발 - 마이크로 솔더 범프/볼 형성 및 초고속/고신뢰성 본딩 기술개발 (bare 기판) - 대면적 PIC 상부 평탄화를 위한 oxide(or BCB) layer 및 via hole 형성기술 개발 - 대면적 PIC/Analog IC/FPCB간 3D 광전집적 공정기술 개발 (bare 기판)

<3D 광전집적 구조의 개략도> ㅇ 3D 이종결합용 초고속 광전소자 설계 - III-V on Si 기반 실리콘 레이저 집적형 초고속 광변조기 구현 기술 연구 - 초고속 전자소자를 위한 다양한 III-V 화합물 반도체의 에피 및 소자 구조 연구 - 전자소자 파라미터 및 구조 설계 및 레이아웃 ㅇ 광집적회로용 서브 파장 메타물질 설계 및 공정기술 개발 - 서브 파장 광회로 메타물질 설계 및 전산모사 - 저손실 메타물질 소재 및 단위공정 기술개발 (300nm 이하 패턴 공정 확립) - 서브 파장 광회로 메타물질 측정 기술 연구

<서브 파장 광회로 메타물질 설계 및 전산모사> ㅇ 5nm 대역폭, 500kHz 선폭의 InP 기반 테라급 광빗살발생기 개발

- 펄스레이저 다이오드와 저선폭 광원 집적

ㅇ GaN-Diamond 기판 제작기술 연구 및 대전류 GaN-Diamond 전력 소자 개발 - SOI 기판을 이용한 GaN-Diamond 기판 기술 연구

- Low current droop GaN-Diamond FET (SBD) 소자 개발 ㅇ 그래핀 원자층 제어 합성 및 광디텍터 소자 기술개발 - 대면적 무결함 단결정 그래핀 합성 연구 - 그래핀 전극 및 광복합소재를 이용한 단일 광디텍터 소자 개발

2. 당해년도 추진현황

2.1. 기술개발 추진 일정

과제 내용 추진 일정 활동 책임자 연구개발비 (천원) 참여 인력 (M/Y) 1 2 3 4 5 6 7 8 9 10 11 12 III-V on Si 성장 기술개발 III-V/Si 계면 결함 밀도 및 전파특성 분석 한원석 300,000 2 계면 결함 밀도 완충용 다층 버퍼 성장 버퍼층 결함 밀도 억제용 초격자 성장 3D 광전집적 구조 설계 및 공정 기술개발 솔더 범프/볼 형성 및 초고속/고신뢰성 본딩 김종회 549,650 3 PIC 상부 평탄화 및 via hole 형성 PIC/Analog-IC/FPCB 간 광전집적 공정 3D 이종결합용 초고속 광전소자 설계 초고속 광변조기 구현 기술 연구 이종민 300,000 2 초고속 전자소자용 III-V 에피/소자 연구 전자소자 구조 설계 및 레이아웃

2.2. 당해년도 추진실적

서브 파장 메타물질 설계 및 공정기술 개발 서브파장 광회로 메타물질 설계 홍성훈 655,350 2 저손실 메타물질 소재 및 단위공정 개발 서브 파장 광회로 메타물질 측정 연구 광빗살발생 기 개발 광빗살발생기 단위 소자 제작 임영안 281,000 1 광빗살발생기 구성 및 광빗살 구현 성능검증 GaN-Dia mond 소자 개발 GaN-Diamond 소재 개발 이형석 200,000 1 GaN-Diamond 전력 소자 개발 그래핀 합성 및 광디텍터 소자 개발 대면적 무결함 단결정 그래핀 합성 연구 최춘기 860,694 4 그래핀 기반 단일 광디텍터 소자 개발 주요 Milestone 완성점에서의 수행결과 - SCI 논문 1편 - 국내특허출원 3건 - 국외특허출원 1건 - SCI 논문 2편 - 국외특허출원 1건 - 구조설계서 등 기술문서 20건 백용순 3,146,694 15 세부내용 당해연도 당초계획 진도실적 III-V on Si 성장 기술개발 - III-V/Si 결함 밀도 분석 기술개발 - ECCI 분석을 이용한 결함 밀도 정량화 기술 확보 - III-V/Si 다층 버퍼 성장 기술개발 - 2.8x107_/cm2 _{결함 밀도의 GaAs/Si 박막 성장} - III-V/Si 레이저용 초격자 성장 기술개발 - 840 nm GaAs/Si BSLD 제작 3D 광전집적 구조 설계 및 공정 기술개발 - 3D 집적 이종 디바이스 수 ≥ 2 - Via hole 직경 < 200μm - Si Test-IC & RF-FPCB 간 150μm 솔더 본딩; Si bench와 InP 칩 간 플립칩 본딩 집적 - Via hole 직경 25μm, 깊이 85μm 형성 - PIC 평탄도 < 10μm - PIC 평탄도를 위한 BCB(두께 3μm) 공정 확보 - RF 반사손실: < –10dB - Si Test-IC RF 반사손실: <-20 dB@30GHz - RF-FPCB RF 반사손실: <-25 dB@30GHz 3D 이종결합용 초고속 광전소자 설계 - mHEMT 전자소자 설계 - InP 전자소자 설계 - mHEMT 전자소자 설계 및 마스크 - InP HBT 기판 및 소자 설계 - mHEMT 전자소자 4인치 공정 진행 - GaAs 후면비아 공정 진행 - 제작된 소자 측정 - 4인치 mHEMT 웨이퍼 제작 - GaAs 후면 비아 공정 4인치 mHEMT 전자소자 기판 적용 공정 진행 중 - mHEMT 전자소자 측정 진행 중 서브 파장 메타물질 설계 - 서브파장 광회로 메타물질 설계 및 전산모사 - 1550nm 파장에서 공진특성을 가지는 ITO 기반의 서브파장 광회로 구조 설계 완료

2.3. 기술개발 요약

및 공정기술 개발 - 3D 집적설계를 통한 우수한 광특성의 서브파장 광회로 구조 설계 - 능동 상변화 물질을 접목하여 서브파장 액티브 광회로 기초 설계 연구 진행 - 저손실 메타물질 소재 및 단위 공정 기술 개발 (300nm 이하 패턴 공정 확립) - 근적외선 파장 영역 대역에 적용할 수 있는 산화물/금속/산화물 기반 저손실 투명 메타소재 개발 - 메타물질에 적용하여 메타 광회로, 메타물질 완전흡수체 등 구조 설계 - 나노임프린팅 공정 등을 통하여 메타물질을 제조할 수 있는 300nm 이하 패턴 공정 확립 - 서브파장 광회로 메타물질 측정 기술 연구 - 서브파장 광회로 특성을 평가하기 위한 단일모드 광도파관을 설계 - 메타물질 접목 시 광학적 특성을 확인할 수 있는 측정기술 확정 - 능동 메타광회로를 구동, 측정하기 위한 셋업을 구축 - 저항 변화 메모리 등을 적용한 능동 구동 측정기술 연구 광빗살발생기 개발 - 5nm 이상 광밴드폭 - 11nm - RF 선폭 1MHz - 500kHz 이하 선폭 광원 - 저선폭 레이저 다이오드 설계 - 저선폭 레이저 다이오드 제작 - 패키징 진행 중 GaN-Diamond 소자 개발 - Diamond 증착 두께 > 100μm - 열전도도 > 10W/cmK

- SOI 기판 이용한 148um Diamond 증착 - 10.5W/cmK (업데이트 예정)

- FET Current Droop < 20% - FET 전자소자 설계 및 단위공정 개발

- Self-heating 억제 효과 (current droop < 5%) - 열저항 ~ 61.9K/W (GaN-Si 대비 11배 이상 작음) 그래핀 합성 및 광디텍터 소자 개발 - 플렉서블 압력-스트레인 센서 연구 - rGO/SWCNT 기반 섬유형 및 MoS2/GPN/Ecoflex 기반 고무형 압력-스트레인 센서 - 단결정 그래핀을 이용한 그래핀/MoS2 수평 접합 성장 연구 - CVD 성장법을 이용한 무결함 단결정 그래핀 합성 - 단결정 그래핀을 이용한 그래핀/MoS2 수평 접합 성장 - 광디텍터 소자 기술개발 - 박막 내부 압축 스트레인이 유도된 WS2 광디텍터

세부내용 진도실적 결과물

III-V on Si 성장 기술개발

- 결함 억제 및 표면 거칠기 감소를 위한 저온 AlAs 결정핵 층(nucleation layer) 최적화 조건 확보

* AlAs 결정핵 층 성장 시간에 따른 PL 강도로부터 최적의 AlAs 성장 구간 조건 확 보 (성장 온도 420도 0.45∼1.3분)

- AlAs 최적화로 표면 거칠기 2.117nm의 GaAs/Si 템플릿 기판 성장

<AlAs 결정핵 층 성장 조건 및 기판 표면 AFM 측정 이미지>

- GaAs/Si 계면에서 발생하는 TD(threading dislocation) 결함을 측정하여 결함 밀도를 정량화할 수 있는 ECCI(electron channeling contrast image) 분석 기술 확보

<ECCI 분석을 이용하여 열처리 공정에 따른 TD 밀도 변화 측정>

- 결함 밀도 2.8x107_/cm2_{의 GaAs/Si 템플릿 기판을 확보하여 840nm 대역의 GaAs}

BSLD(broad strip laser diode)을 위한 에피 성장 완료 - GaAs/Si BSLD 레이저 제작 공정 진행 중

3D 광전집적 구조 설계 및 공정 기술개발 - 150μm, 60μm, 25~30μm 솔더 범프를 FPCB 위 형성하고, 60μm의 솔더범프를 적용하여 본딩 수행 - Si bench 위 1μm 솔더필름을 형성하여 InP 레이저 칩 플립칩 본딩 공정 조건 확보 - 3D 집적 및 초고속 배선을 위한 직경 26μm, 깊이 100μm의 Si via hole 형성

- PIC 평탄화를 위하여 4인치 웨이퍼 상부에 3.1μm 두께의 BCB layer 형성 기술 확보

- 1차년도 3D 광전집적 구조에서 PIC 및 Analog IC를 대체할 수 있는 3D Test-IC로 3D 집적을 위한 테스트 구조 설계

- PIC/Analog IC/FPCB간 3D 집적을 위하여 측정용 RF-FPCB 및 Si Test-IC 칩 제작 - Si 기판상에서 고주파 전송 특성을 확보하기 위하여 3D 집적 공정을 수행할 Si Test-IC에 50Ω GSG 전극구조 제작 - Si IC는 30GHz까지 –20dB 이하의 우수한 RF 반사손실 특성을 보임 - Si Test-IC를 플립칩 본딩하고 RF 특성을 측정하기 위하여 50Ω GSG 전극구조를 갖는 RF-FPCB 제작 - RF-FPCB는 30GHz까지 -25dB 이하의 우수한 RF 반사손실 특성을 보였음 3D 이종결합용 초고속 광전소자 설계 3D 이종결합용 - 소자의 게이트 개수와 단위 게이트 폭, 소스-드레인 간격, 게이트 헤드 길이 등에 따른 mHEMT 설계 및 4인치 공정을 위한 마스크 레이아웃 및 제작

초고속 광전소자 설계 - mHEMT 소자 설계 마스크를 이용하여 4-inch 웨이퍼 공정을 진행 - 소자의 주파수 특성을 얻기 위해 e-beam lithography를 이용한 미세 게이트 패턴 형성 및 다양한 소자 파라미터를 갖는 mHEMT 소자 제작 - mHEMT 웨이퍼에 후면 비아를 적용하기 위한 GaAs 후면 비아 공정 - 전면공정 완료된 전자소자의 DC & RF 특성을 측정하고 소자의 I-V 특성 및 fT/fmax 주파수 특성 변화를 측정하였고, 2차년도 공정 및 소재 개발에 활용 예정 서브 파장 메타물질 설계 및 공정기술 개발 - 광집적소자에 적용하기 위한 근적외선 파장 영역에서 저손실 메타소재 및 메타구조 개발을 진행 - 산화물/금속/산화물 (AZO/Ag/AZO) 복합매질을 이용하여 광대역 (가시광~근적외선) 음의 유전율을 가지는 저손실 메타소재를 구현 - 메타소재를 이용하여 광소자용 광대역 광필터 구조 및 광대역 완전흡수체 구조 설계 - 플렉서블한 기판에 적용이 용이하여 투명, 플렉서블 메타소재 원천기술로 활용이 가능할 것으로 판단

- 광집적회로에 적용하기 위한 서브파장 광회로 메타구조 설계

- 1550nm 파장 영역에서 저손실 메타구조 기반 공진기 구조를 설계하였고, 집적구조를 설계하여 10dB 이상의 광필터 특성을 가지는 소형 광회로 구조를 설계

- 능동 소재인 VO2를 메타구조에 접목하여 외부신호에 따라 능동적으로 특성을 조절할 수 있는 능동회로 설계

광빗살발생기 개발 1555 1560 1565 1570 -80 -60 -40 -20 In te n s it y ( d B m ) Wavelength (nm) 0 10 20 30 40 50 -100 -80 -60 -40 -20 P o w e r (d B ) RF frequency (GHz) - 집적화를 고려하여 회절격자가 포함되는 펄스레이저 다이오드 개발을 진행 - 회절격자폭을 줄여 4nm까지 광밴드폭을 확장 - 회절격자의 1차 반사 영역 대신에 3차 영역을 사용하여 11nm의 넓은 광밴드폭 확보 100 120 140 160 180 200 2.0 2.5 3.0 3.5 4.0 L in e w id th ( M H z) Current (mA) 1400mm l/4 DFB LD T=25o_C single probe - 좁은 선폭 구현을 위한 설계를 바탕으로 1.4mm 길이의 DFB 레이저 다이오드를 제 작하여 500kHz 이하의 선폭 구현 - 펄스레이저 다이오드와 좁은 선폭 광원을 이용한 광빗살발생기 패키징 진행 GaN-Diamond 소자 개발

- SOI기판을 이용한 Diamond Template 기술개발을 위해 GaN 성장이 가능한 3um Si(111) top layer를 이용하여 Si(111)/oixde/Si(100) 기판 개발

- Diamond 증착은 100 um 이상의 두께로 성장이 진행

- GaN-Diamond FET 전자소자의 Output current는 Idmax = 653mA/mm이고, Self-heating 억제로 인해 current droop이 5% 미만

- 열 저항은 61.9K/W으로 GaN-Si 대비 11배 이상 작음 그래핀 합성 및 광디텍터 소자 개발 <MoS2/GPN/Ecoflex 복합소재 기반의 고무형 센서 제작> <박막 내부에 압축 스트레인이 유도된 WS2 광디텍터 및 특성>

2.4. 기술개발 세부내용

2.4.1. III-V on Si 성장 기술개발

2.4.1.1. Si 기판상에 저결함 GaAs 성장

IV족 반도체 Si는 다이아몬드 구조의 III-V족 화합물 반도체인 GaAs 섬아연광형구조(Zinc blende structure)로 매우 비슷한 구조를 가짐. 그러나 Si과 GaAs의 경우 격자 상수(4%)와 열팽창계수 차이(Si:

2.59x10-6_{/K, GaAs 5.73x10}-6_{/K)가 커서 Si 기판 위에 GaAs 박막 성장 시 계면에서 TD(threading}

dislocation)가 발생하므로 TD가 상부로 올라오는 것을 막기 위한 결함 억제 기술이 필요. Si 기판에 GaAs 박막 성장 시 해결해야 할 많은 문제들이 있으며 대표적으로 APD(Anti-Phase domain) 문제, Si 기판상의 SiOx 산화막 제거 문제, 결함 억제를 위한 완충층 성장, 열팽창계수 차로 인한 결함 등이 있음 ㅇ Si 기판과 GaAs 간의 APD(Anti-phase domain) 문제

- Si 기판과 GaAs 박막의 이종 계면에서의 APD 문제의 경우는 예전부터 잘 알려져 Si offcut 기판을 사용하여 해결할 수 있음. 4~7도 offcut Si 기판을 사용하여 APD 문제를 해결

ㅇ Si 기판상의 SiOx 산화막 제거

- Si 기판 위에는 Si 원소가 공기 중에 노출이 되면서 자연적으로 발생 되는 SiOx 산화막이 존재. 일반 적으로 자연 SiOx의 막을 제거하기 위해서는 1000℃ 이상의 고온 열처리가 필요하지만, III-V 화합물 반도체 박막을 증착하는 MOCVD(metal organic chemical vapor deposition)에는 1000℃ 이하에서 증착되게 설계가 되어 있어 반응로에서 산화막을 제거하고 바로 III-V 화합물 반도체 박막을 증착할 수 없는 문제가 있음 - 산화막을 제거하지 않은 Si 기판과 BOE로 산화막을 제거한 기판을 동시에 반응로에 넣고 800℃에서 15분간 AsH3 분위기에서 산화막 열제거 공정을 수행 후 온도를 낮춰 3단계 온도 구간으로 나누어 GaAs 박막을 증착 후 산화막 식각 시간이 따른 표면 차이를 비교 그림 1. 산화막이 제거된 Si 기판 위에 증착된 GaAs 박막 증착 조건

그림 2. Si 기판의 산화막 식각 시간에 따른 GaAs/Si 박막의 표면 비교 사진 (a) BOE 0초 (b) BOE 10초 (C) BOE 20초 (d) BOE 60초

- 산화막을 제거되지 않은 경우는 약간의 표면에 얼룩 관찰되었으며, BOE 식각 시간 10초와 20초 경우 매우 깨끗한 표면이 관측되었음. 그러나 60초 이상 식각한 기판의 경우 매우 hazy한 표면이 관측됨. 산화막 제거를 하지 않은 기판의 경우 주사전자현미경을 이용하여 표면 관찰 시 Si 기판 위 증착된 GaAs가 뭉쳐 성장 되는 현상이 관찰되었으며, BOE에 10초간 산화막을 식각한 기판의 경우 단결정 박막 형태로 잘 성장 되는 것을 확인

그림 3. Si[100] 기판의 자연 산화막 유무에 따른 GaAs 박막 증착 후 표면 비교 SEM 데이터 (a) 산화막 제거되지 않은 Si 기판 표면(b) BOE 용액에 10초간 산화막 식각한 Si 기판 표면 ㅇ 저온 완충층 GaAs 두께 최적화 - 기판과 격자 부정합도가 높은 박막 성장 시에 격자 부정합에 의한 결함을 최소화하기 위해 일반적으 로 저온 성장 방법을 사용. 성장 온도가 낮을수록 격자 부정함에 의한 결함이나 디펙트(defect) 등을 억제에 유리하지만, 박막의 품질이 낮은 문제를 가지고 있어 저온 박막의 두께를 무한정 두껍게 성장 할 수 없음. 따라서, 저온 성장 박막의 두께 최적화가 필요함

그림 4. GaAs/Si 박막의 저온 GaAs 두께 변화에 따른 표면 비교 AFM 사진 (a) BOE 10초, 20초 식각한 기판 위에 저온 GaAs 200A

(b) 저온 GaAs 70A (C) Si 기판과 GaAs 기판 위에 저온 GaAs 400A

- 저온 GaAs 두께를 70A, 200A, 400A으로 변화를 주고 저온(420℃)/중온(640℃)/고온(680℃) 3단계 GaAs 박막을 증착. GaAs 표면 비교는 AFM으로 10x10 um 표면을 측정하여 거칠기(roughness : Root-mean square RMS, Rq) 값을 비교하였음

- Si 기판 위에 GaAs 박막 성장 시 기준을 확보하기 위해 GaAs 기판과 Si 기판을 동시에 넣고 저온 GaAs 400A을 포함하는 3단계 GaAs 성장하여 비교. GaAs/GaAs의 경우 Rq = 0.123 nm가 측정되 었으며, Si 기판상에는 3.212 nm가 측정됨

- BOE 에칭 시간 최적화를 위해 에칭 시간 10초와 20초를 비교하였으며 각각 2.263nm와 2.024nm가 측정되어 20sec일 때 더 좋음. 저온 GaAs가 매우 낮은 70A의 경우에는 10.930nm로 매우 높음 - BOE 에칭 시간 20초, 저온 GaAs 두께 200A일 때 거칠기가 2.024nm로 가장 좋음

ㅇ 열처리 효과(Thermal-cycle annealing) - 기존에는 GaAs/Si 성장을 위해서 Si 기판 위에 SixGe1-x 버퍼층을 사용하여 Si 조성 X를 줄여가며 격자 변화시키는 방법, 기판 위에 피라미드 패턴을 하는 방법 또는 초격자 층을 삽입하는 방법 등을 이용하여 TD 전파를 억제하는 방법을 사용하였으나 최근 GaAs/Si 박막 성장 시에 저온/중온/고온 조건에서 GaAs 박막을 성장 후 열처리하고 다시 고온 GaAs 박막 성장 후 열처리하는 방법으로 상부 로 TD 전파를 억제 그림 5. 고온 GaAs 박막 성장 후 3회 수행한 열처리 공정 조건

ㅇ 저온 AlAs 결정핵 층(Nucleation layer) 최적화

- GaN의 경우 기판과 격자 정합을 이루는 기판으로 주로 사용하지 않고 격자 부정합이 매우 큰 사이파 이어 또는 Si 기판을 주로 사용. GaN 계열 박막 증착에서는 격자 부정합 등에 한 결함 억제 성장기 술이 매우 발달하여 있으며 Si 기판 위에 성장하는 기술에 대한 성숙도가 GaAs계에 비하면 매우 높 음. 따라서, GaN계의 기술을 활용하면 저결함 GaAs 박막 증착에 많은 도움을 얻을 수 있음

- Si 기판 위에 GaN 박막을 직접 성장 시 GaN-Si 계면에서 Ga이 Si으로 들어가 melt-back etching 문제가 있어 GaN 박막 성장 전에 미리 AlN 결정핵 층을 얇게 증착하여 Ga이 Si으로 들어가는 것을 막아 표면 거칠기를 개선. 이 방법을 GaAs 계열 박막 증착에 적용하기 위해 AlN 대신 AlAs 결정핵 층을 Si 기판과 저온 GaAs 박막 사이에 삽입하여 그 효과를 관찰하였음

그림 6. Si 기판과 저온 GaAs층 사이에 AlAs 결정핵층 성장 시간 tg를 변화

- AlAs 박막의 성장 온도는 저온 GaAs와 같은 420℃에서 진행하였으며, AlAs 증착 시간(tg)은 0.0초, 0.15초, 0.45초, 1.0분, 2.0분으로 변화시키며 증착하였음

- AFM 데이터로 AlAs 층 성장 시간 0.45분~1.0분 사이에서 표면 거칠기가 가장 낮은 것을 확인하였 음. AlAs 성장 시간이 길어질수록 표면 거칠기가 개선되지만 2분에서는 급격하게 거칠기가 높아짐. AlAs 두께가 증가함에 따라 단차가 높은 구멍들의 크기가 감소하고 거칠기가 감소하는 것으로 보아 AlAs 결정핵 층이 효과가 있음을 확인 그림 8. AlAs 결정핵 층 성장 시간에 따른 PL 강도와 파장 변화 그래프 tg = 0.92분일 때 PL 강도가 가장 세며 빨간 박스 구간 0.45∼1.3분이 최적의 성장 조건

- AlAs 결정핵 층 성장 시간에 따른 GaAs 박막의 PL 측정을 하여 GaAs 박막의 특성은 0.92분일 때 가장 좋으며 0.45분~1.3분 사이가 AlAs 최의 성장 구간임을 확인

ㅇ GaAs/Si 템플렛에 III-V족 화합물 반도체 박막 및 양자우물 구조 성장

그림 9. GaAs/Si 템플렛에 성장 된 GaAs 박막의 XRD 데이터

(a) BOE 식각 시간 0, 10, 20 초에 따른 GaAs 박막 비교 (b) GaAs 박막의 XRD 반치폭 데이터 - 산화막 제거 유무에 따른 GaAs/Si 템플릿의 X-ray 피크 특성 차이가 크게 보이지만 에칭시간 10초

와 20초간에는 차이가 없음. GaAs 박막의 피크 반치폭은 180 arcsec로 일반적인 GaAs 기판의 24 arcsec에 비해 매우 넓음

그림 10. GaAs 기판과 GaAs/Si 기판 위에 성장된 GaAs/Al0.45Ga0.55As 양자 우물 7주기의 PL 특성 비교

(a) 양자우물 성장 구조 (b) 기판에 따른 PL 비교 데이타

- GaAs 기판과 GaAs/Si 템플릿 기판 위에 GaAs/Al0.45Ga0.55As 양자 우물 7주기 구조를 성장하여 특성을 비교. GaAs/Si 템플릿 기판 위에 성장된 양자우물의 PL 강도가 GaAs 기판보다 1/16이지만, 반치폭은 60%가 매우 좋음. GaAs/Si 템플릿 기판의 경우 Si 기판 근처에서는 높은 TD 밀도로 인해 여기 된 전자-양공들이 비발광 결합으로 사라져 PL 강도는 낮으나, 반치 폭이 좁은 것으로 보아 결함 밀도가 낮은 표면의 GaAs의 경우 결정성은 매우 좋을 것으로 예상 그림 11. 양자우물의 성장 온도에 따른 PL 특성 비교 - GaAs/Si 템플릿 기판 위에 GaAs/AlGaAs 7주가 양자 우물을 성장 온도 640℃와 700℃에 따른 특성 변화를 비교. 일반적으로 고온 성장의 경우 박막 특성이 우수하여 PL 발광 특성이 증가하는 것으로 알려져 있음. GaAs 기판과 GaAs/Si 기판의 경우에 GaAs 기판은 성장 온도가 증가함에 따라 PL 강 도가 30% 증가하였지만, GaAs/Si 템플릿 기판의 경우 PL 강도 변화가 보이지 않음. 이는 GaAs/Si 의 경우 박막의 고온 성장으로 인한 박막 특성 개선보다는 여전히 높은 TD 결함으로 인한 비발광 결 합이 우세

2.4.1.2. Si 기판과 III-V족 화합물 반도체 계면의 결함 분석

Si 기판 위에 GaAs 박막을 성장하면 격자 부정합으로 의해 계면에 misfit dislocation이 발생하게 되고 이로 인해 상부로 TD가 전파됨. Si 기판 위에 저결함 GaAs 박막을 성장하기 위해서는 계면에서 발생하여 상부로 전파되는 TD 밀도를 분석하여 정량화할 수 있는 분석 방법이 매우 중요함

ㅇ Etch Pit densityu(EPD)

그림 12. EPD 분석을 위한 실험 장치와 식각 후 GaAs/GaAs 박막의 결함 밀도 측정

- EPD 분석법은 일반적으로 상용 기판의 특성 분석에 많이 사용되고 있음. EPD는 고온의 99% KOH용 액에 시료 표면을 식각 후 표면의 defect 개수를 세는 방법

- GaAs 기판 위에 GaAs 증착 후 EPD 분석을 수행. 일반적인 기판의 EPD 밀도보다 약 10배 정도 높 게 관측됨. 따라서, EPD 분석법으로는 TDD 결함 외에도 점결함 등 모든 결함이 관측되므로 TDD 결 함만을 비교 분석하기에는 어려움이 있음. 또한, GaAs/Si 템플릿 기판의 경우 GaAs보다 Si 기판이 매우 빨리 반응하여 분석이 매우 어려운 문제 있음

ㅇ Cathodoluminescence(CL)

- CL 분석법은 시료 표면에 전자빔을 조사하고 후면으로 나오는 CL을 검출기로 받고 2D 맵핑을 통해 시료 표면의 결함 밀도를 확인. 검은 부분은 결함이 있는 부분은 CL이 나오지 않아 검게 표현되며, 결함이 없어 부분은 밝은 부분 표시됨. 따라서 검은 점의 갯수를 세어 결함 밀도를 확인할 수 있음. 그러나 본 과제에서 중점을 두고 있는 적외선 대역 CL 분석 장비를 보유한 국내 기관이 없어 측정이 어려운 문제가 있음 - 이러한 문제로 인하여 가시광 대역 분석을 할 수 있도록 GaAs/Si 탬플릿 기판 위에 840nm 대역의 발광 파장을 가지는 GaAs/AlGaAs 양자우물을 성장하여 CL 분석을 수행함

그림 14. GaAs/Si 템플릿에 성장한 GaAs/AlGaAs 7주기 양자우물의 SEM과 CL 데이터 (a) SEM (b) CL

- GaAs/Si 템플릿 기판 위에 성장한 양자우물의 CL 측정 결과 결함 밀도는 대략 8x106_/cm2_{로 측정되}

었음. 그러나 예제의 AlGaN 경우와는 다르게 어두운 부분이 넓게 분포하고 있고 크기가 서로 달라 결함 밀도를 정확하게 정량화하기 어려움

ㅇ Electron channeling contrast image(ECCI) 분석 기술 확보

그림 15. ECCI 분석 원리

(a) ECP에서 격자에 산란 되어 반사된 전자로 인해 밝게 측정되는 영역 (b) 전자빔 방향과 격자가 수평을 이루어 반사되지 않아 어두운 부분 (c) 어두운 부분을 고배율로 측정하여 격자결함에 의해 반사되는

- ECCI(electron channeling pattern) 분석은 시료의 ECP(electron channeling pattern)를 측정하고 ECP의 어두운 부분인 빨간색 “b” 부분을 확대하여 관측하며 격자가 어긋남으로 전자가 반사되어 검 출기에 밝은 점이 나타남. 따라서, 밝은 점 밀도로부터 TDD 결함 밀도를 확인할 수 있음

그림 16. ECCI 측정 장비와 GaAs 시료의 ECP 패턴

(a) ECCI 측정 장비 내부 (b) ECP 이미지 (c) ECP 이미지에서 ECCI 측정 위치

- 국내에는 ECCI 분석 관련하여 연구하는 그룹이 없어 본 과제수행을 위해 분석 가능한 장비를 보유한 기관을 섭외하고 관련 분석 조건을 테스트하여 독자적인 ECCI 분석 조건을 확보. 전자빔의 가속 전압 과 전류 조건을 최적화하고 기판 tilt 조건 최적화를 통해 최적의 ECCI 분석 조건 확보 - 열처리 공정을 수행하지 않은 GaAs/Si 템플릿 기판의 경우 TD 결함 밀도가 1.4x109_/cm2_{으로 측정} 되었으며, 열처리공정을 수행한 GaAs/Si 템플릿 위에 재성장한 BSLD 구조 시료의 경우에는 2.8x107 /cm2_{으로 측정됨. ECCI 분석으로 열처리 공정에 의한 TD 결함 밀도가 1/100 감소한 것을 확인} 그림 17. ECCI 분석을 이용하여 열처리 공정에 따른 TDD 밀도 측정

(a) 열처리 없는 GaAs/Si 템플릿 (b) 열처리 공정을 포함하여 성장한 GaAs/Si 템플릿에 성장한 BSLD

2.4.1.3. GaAs/Si 저결함 템플릿 기반 840nm BSLD(broad strip laser diode) 제작

그림 18. 결함 밀도 2.8x107_/cm2_{을 가지는 GaAs/Si 템플릿에 840nm 대역의 GaAs/AlGaAs BSLD 소자} (a) GaAs/Si 템플릿 구조 (b) BSLD 구조 (c) BSLD 소자 에피의 ECCI 분석 결과

- BOE 20초 에칭한 7도 offcut Si 기판 위에 저온 AlAs 0.45분, GaAs 200A을 포함하는 열처리 공정 x2회를 수행한 GaAs/Si 템플릿 기판을 성장하고 그 위에 840 nm GaAs 양자우물 3주기를 활성층으 로하는 BSLD 소자 에피 성장

ㅇ Broad strip laser diode 공정 테스트

그림 19. 실리콘 기판 위에 성장한 quantum well로 구성된 broad strip laser diode

- 그림 19는 실리콘 기판 위에 성장한 GaAs quantum well(QW)로 구성된 broad strip laser diode (BSLD)의 구성도임

- 실리콘 기판 위에 다른 격자 상수를 가지는 GaAs QW을 성장시키기 위하여 GaAs 완충 층을 사용하 였으며, GaAs 완충 층은 전기적 성질이 좋지 않아 위쪽에 두 전극을 위치함

- 그림 20와 같이 Finite-difference time-domain method (FDTD)를 사용한 모의실험을 통해 GaAs QW을 코어로 하는 도파로의 AlGaAs 클래딩 적절한 두께를 확인하였으며, 이 적절한 두께는 두께 변

화에 따른 Q factor를 통하여 얻었으며 AlGaAs 클래딩의 두께가 ~1.4 μm보다 클 때 원활하게 laser diode로 작동할 수 있음을 확인함 그림 20. AlGaAs 클래딩 두께가 1.4 μm일 때, 작동 파장 변화에 따른 Q factor의 변화량 - 실리콘 기판 위에 성장한 GaAs QW을 제작하기 위해서 FDTD 모의실험 결과와 공정과 모의실험의 차이를 바탕으로 여러 종류의 디자인을 가지는 BSLD용 포토마스크 제작. - 포토마스크 제작 시 GaAs QW의 단위면적당 전류량을 최대로 하는 p-metal 전극제작을 위하여 그림 21의 C를 변화시켜 디자인하였고, GaAs QW에서 발생한 빛의 도파손실을 줄이기 위하여 그림 21의 P를 변화시켜 디자인하였으며, 마지막으로 p-metal과 n-metal의 원활한 전류흐름을 위하여 그림 21 의 N을 변화시켜 디자인함 그림 21. BSLD 마스크 제작 시 고려된 세 가지 변수(C, P, N) 및 해당 마스크와 BSLD 단면 구조 - 디자인한 BSLD 마스크를 기반으로 GaAs BSLD 제작을 위해 공정조건을 찾아야 하며, 그 공정조건 중 식각조건은 공정조건의 중요한 요소임 - 그림 22는 인산, 과산화수소, 물로 구성된 식각용 용액 (H3PO4:H2O2:H2O=5 ml: 5 ml: 150 ml)의 시간당 n-GaAs, InGaAs, nAlGaAs, pAlGaAs의 식각 량을 나타내며 식각된 단면과 측면을 나타냄 - 이 습식식각은 p-metal과 ohmic contact층의 식각에 사용되며 건식식각으로 부족한 깊이의 식각을

그림 22. H3PO4:H2O2:H2O 식각용 용액으로 식각된 시간당 식각깊이와 각 물질의 식각단면과 측면 - 그림 323 HBr 15 sccm, N2 2 sccm, RF power 100 W, ICP power 500 W, 압력 3 mTorr 하에

서 ICP 장비로 건식 식각된 시간당 식각 량과 그 그래프, 식각된 단면을 나타냄 - ICP를 이용한 건식식각은 시간당 식각 량이 크므로 깊은 깊이의 식각에 맞는 식각 방법이며 제작할 BSLD의 mesa구조를 위하여 사용되며, 습식식각과 달리 측 벽면을 수평면에 수직에 가깝게 세울 수 있는 장점이 있음 그림 23. ICP를 이용한 건식식각률 및 측면 SEM - 그림 24는 제작된 마스크와 확립된 식각조건으로 제작된 테스트용 BSLD의 세 번의 포토 공정 후 현 미경 사진을 나타내며 세 장의 마스크 공정에서 일어난 마스크 간의 정렬과 선폭은 본 BSLD 제작 적 용할 수 있음 - 포토 공정 중 metal 전극을 위한 negative PR로 구현할 수 있는 최소선폭은 10μm이며, 이것은 제작 될 BSLD의 선폭에는 영향을 미치지 않으나 향후 laser diode 제작 시에는 개선될 부분임

그림 24. GaAs 기판을 이용한 테스트 샘플의 공정 중 포토 공정 후 현미경 사진 - 그림 25는 GaAs 기판을 이용한 테스트 샘플의 단면 사진과 중요 식각 깊이, 물질, 측면을 나타냄 - 특히 mesa 구조 식각의 깊이인 2.06μm는 예상과 1μm의 오차가 발생하였으며 이 mesa 식각 공정 정확도 개선 및 검층 방법을 확보하여 다음 공정에 반영될 예정이며 그림 25 b에서 보는 바와 같이 mesa 측면이 수평면과 수직이 되지 못하는 부분은 식각조건 개선으로 다음 공정에 적용될 예정임 그림 25. GaAs 기판을 이용한 테스트 샘플의 단면과 측정 SEM

2.4.2. 3D 광전집적 구조 설계 및 공정 기술개발

ㅇ 3D 광전집적 구조를 위한 기반기술 개발

- 1차년도 3D 광전집적 구조에서 PIC 및 Analog IC를 대체할 수 있는 3D Test-IC로 3D 집적을 위한 테스트 구조 도출

- 측정용 RF-FPCB 상부에 GSG 전송선로가 형성된 Si 재질의 Test-IC 및 Interposer를 구현한 후 솔 더볼 및 Au-stud를 이용하여 플립칩 본딩하는 구조 제안

그림 26. 1차년도 3D 광전집적 구조의 개략도 그림 27. Si Test-IC를 이용한 3D 광전집적 테스트 구조 ㅇ 마이크로 솔더 범프/볼 형성 및 초고속/고신뢰성 본딩 기술개발 - 25 ~ 150um 직경을 갖는 솔더볼을 이용한 솔더 범프 형성 - 60um의 솔더볼로 30um의 본딩 높이를 갖는 솔더 본딩 공정 개발 완료 - 1um AuSn 솔더를 Si bench에 형성하고, InP laser 칩을 플립칩 본딩 수행

- InP laser와 Si bench 간 1um 가량의 정렬 정밀도를 확보하였으며, InP laser 칩의 pull-out 테스 트 결과 우수한 본딩 강도를 확인함

그림 28. 솔더볼 형성 및 상호 본딩 결과 그림 29. InP laser 및 Si bench 간 플립칩 본딩 ㅇ 대면적 PIC 상부 평탄화를 위한 oxide(or BCB) layer 및 via hole 형성기술 개발

- 4인치 웨이퍼 상부에 3.1um 두께의 BCB layer 형성기술 확보

- 3D 집적 및 초고속 배선을 위한 직경 26um, 깊이 100um의 via hole 형성

ㅇ 대면적 PIC/Analog IC/FPCB간 3D 광전집적 공정기술 개발(bare 기판) - Si Test-IC 및 RF-FPCB 전송선로의 구조 설계 - 고주파 특성 측정을 위한 50Ω GSG 전극구조의 RF-FPCB 제작 - 1Kohm․cm 고저항 Si 기판 상부에 GSG 전송선로를 형성하여 Si Test-IC 제작 그림 32. Si Test-IC 및 전송선로 설계 결과 그림 33. 제작된 RF-FPCB 및 Si Test-IC 칩 그림 34. Si Test-IC가 집적된 서브모듈 - 50G VNA(Vector Network Analyzer)를 이용하여 제작된 RF-FPCB 및 Si Test-IC의 RF 반사손실

(S11)과 삽입손실(S21)을 측정 - RF-FPCB의 경우 30GHz까지 –25dB 이하의 우수한 RF 반사손실 및 1.2dB 이하의 삽입손실 특성을 보였음(10mm) - Si Test-IC의 경우 30GHz까지 –20dB 이하의 RF 반사손실 및 1.4dB 이하의 양호한 삽입손실 특성을 보였음(4.8mm) 그림 35. RF-FPCB 전송선로의 고주파 특성 측정 결과

그림 36. Si Test-IC 전송선로의 고주파 특성 측정 결과

2.4.3. 3D 이종결합용 초고속 광전소자 설계

2.4.3.1. III-V 전자소자를 이용한 광변조기 드라이버 개발

ㅇ 3D 광송수신 모듈을 위한 광변조기 드라이버 개발 순서 - 광송수신모듈용 전자소자를 개발하며 특히 초고집적 3D 광송수신 모듈을 위한 광변조기 드라이버를 개발하는 것을 최종목표로 함. - 개발 순서는 우수한 특성을 갖는 III-V 전자소자 제작기술을 개발하여 국내 III-V 초고속 전자소자 기 초․원천 기술을 확보하며 이후 능․수동소자 측정과 모델링을 진행하여 III-V 초고속 전자소자 라이브러 리를 구축한 후에 최종 60Gbps급 3D 광전모듈용 광변조기 드라이버를 개발하는 순서. III-V 초고속 전자소자 (HEMT, HBT) 설계 기술 III-V 전자소자 공정기술 초고속 능동소자 모델링 기술 MMIC를 위한 수동소자 모델링 4인치 웨이퍼 일괄공정 안정화 광변조기 드라이버 설계기술 광변조기 드라이버 제작기술 광변조기 드라이버 측정기술 그림 37. 3D 광송수신 모듈을 위한 광변조기 드라이버 개발 순서 ㅇ 당해년도 III-V 전자소자 개발 전략 - 당해연도에는 III-V 전자소자의 개발의 첫 번째 단계로 초고속 전자소자의 설계 진행 - 사용하는 III-V 전자소자는 HEMT 소자 및 HBT 소자를 사용하며 소자의 특성을 다양한 소자 파라미 터에 따라서 평가할 수 있도록 소자의 설계를 진행 - 두 가지 전자소자 가운데 먼저 HEMT 소자의 설계를 진행하며 HBT 소자는 HEMT 소자의 설계가 완 료된 이후에 순차적으로 진행

- HEMT 소자의 설계가 완료되면 설계가 반영된 소자의 특성을 평가할 수 있도록 소자의 레이아웃을 진행하며 이후 공정을 위한 마스크 설계를 진행함 - HEMT 소자의 주파수 특성이 fT~200 GHz, fmax~250 GHz 이상이 될 수 있도록 소자의 게이트 길이 와 소스-드레인 간격 등 소자 특성 향상을 위한 소자 설계 진행 - HBT 소자는 기존 소자의 특성에서 더욱 향상될 수 있도록 베이스 두께를 감소시키며 이때 베이스층 의 저항이 증가하므로 이를 보상하기 위해 베이스 도핑을 증가시킴 - 설계된 소자의 특성을 확인하며 2차년도 공정기술 개발에 대비하기 위해서 4인치 III-V 전자소자 공 정을 진행하며 제작된 소자의 DC & RF 특성을 측정하여 평가 - 소자제작을 위한 후면 비아 공정을 병행하여 개발 진행

2.4.3.2. III-V 전자소자 설계

ㅇ 초고속 광통신용 회로를 위한 전자소자는 주로 III-V 계열의 HEMT, HBT 소자가 사용됨. ㅇ 소자의 주파수 특성에 따라서 소자의 활용 분야가 정해지며 대략 수십 GHz 주파수에서는 높은 전력이 득을 얻을 수 있으므로 고이득 무선통신용 회로와 high resolution ADC & DAC 등에 활용될 수 있 음. 주파수 특성이 100GHz 이상의 소자는 analog/logic IC와 optical fiber circuit에 폭넓게 활용될 수 있으며 그 이상의 초고속 소자의 경우 미래의 THz 증폭기와 이미징 시스템에 적용될 것으로 기대 ㅇ 금년 전자소자 설계는 mHEMT 소자와 HBT에 소자에 대해서 진행하였으며 개발 일정에 따라서 먼저

mHEMT 소자 설계를 먼저 진행하였으며 이후 HBT 소자 설계를 진행

ㅇ 소자 설계는 소자의 특성을 고려하여 에피구조를 결정하고 다양한 소자 파라미터를 변경함으로써 각 소자 특성의 변화를 평가할 수 있도록 함.

ㅇ 먼저 HEMT 소자는 소스, 게이트, 드레인의 3-port 전자소자이며 게이트 아래에 2-DEG 채널을 형성 하여 캐리어가 이동함으로써 고 이동도가 가능하여 초고속 특성을 얻을 수 있음. 2-DEG 형성을 위해 보통 InAlAs/InGaAs 레이어를 사용하여 에피층을 형성하며 이때 조성에 따라 에너지 밴드갭과 격자상 수가 구해지므로 정밀한 조성 조절을 통해 목표로 하는 소자 특성을 얻을 수 있음

그림 38. InP based HEMT 소자의 에피 구조

ㅇ 두 개의 다른 밴드갭과 전자친화도를 가진 물질이 접촉하게 되면 이종접합이 형성되며 이종접합의 특 성은 계면에서의 밴드 정렬에 따라 결정되며 conduction band와 valence band에 밴드 discontinuity가 형성됨

은 밴드갭을 가지는 InGaAs의 conduction band는 더 낮은 에너지를 갖도록 정렬되므로 밴드갭 discontinuity는 conduction band와 valence band의 차의 합으로 구해 짐.

ㅇ 도핑의 경우 넓은 밴드갭을 가지는 물질은 n-type 도핑을 하며 좁은 밴드갭을 가지는 물질은 도핑하지 않으며 이를 modulation doping이라 함.

ㅇ Fermi-level 정렬에 따라서 전자는 InAlAs에서 InGaAs로 이동하며 이러한 charge의 이동은 dipole layer를 형성하여 InAlAs층에 positive depletion layer를 InGaAs층에 electron accumulation을 형 성함. 이때 InGaAs층의 conduction band에 quasi-triangular quantum well을 형성하여 이를 2-DEG이라 함. 그림 39. HEMT 소자 레이아웃 ㅇ 설계된 HEMT 소자의 레이아웃을 그림 39 나타냄 ㅇ 설계된 여러 가지 종류의 HEMT 소자가 있으며 그림 39에 나타낸 HEMT 소자는 두 개의 게이트 핑거 를 가지는 기본적인 소자를 나타내고 있음 ㅇ 소자의 소스는 소자의 접지를 잡아주는 역할을 하며 게이트는 소자의 입력전압을 인가하는 포트이며 드레인 포트는 소자의 출력전압을 인가하는 포트. 소자의 입출력 패드는 G-S-G 형태의 패드이며 패드 간의 피치 간격은 150 um으로 측정을 위해 결정 Lg Lgw Lgd Lgs Lsd Lgtg 그림 40. HEMT 소자의 소자 구조 파라미터 ㅇ 설계된 HEMT 소자의 레이아웃과 소자 파라미터를 그림 40에 나타내었음 ㅇ HEMT 소자의 특성을 결정하는 요소로는 다음과 같은 다양한 파라 미터가 있음

- 소자의 게이트 핑거 개수 - 소자의 게이트 폭과 길이 - 소자의 소스-드레인, 소스-게이트, 게이트-드레인 간격 - 게이트-게이트 간의 간격 ㅇ HEMT 소자의 특성을 결정하는 소자 구조 파라미터와 일반적인 값을 표 1에 정리 표 1. HEMT 소자의 구조 파라미터

Parameter Description Typical Value

NG Number of Gate Finger 2

WG Gate Width 70/100 um

LG Gate Length 0.1 um

LSD Length between Source and Drain 0.78 um

LGS Length between Gate and Source 0.64 um

LGD Length between Gate and Drain 1.8/2 um

LGTG Length between Gate to Gate 18 um

ㅇ 게이트 핑거 개수에 따라 소자의 크기와 소자의 출력특성이 결정되므로 보통 기본적인 소자는 두 개의 게이트 핑거를 가지며 더 큰 출력이 필요한 경우에는 게이트 핑거 개수를 늘려서 대면적 소자를 설계 ㅇ 게이트 폭 역시 값이 커질수록 전체 게이트 폭은 증가하며 소자의 전체 게이트 폭은 게이트 개수와 게 이트 폭의 곱으로 정해지며 커질수록 전체 소자의 출력은 증가 ㅇ 게이트 길이는 소자의 주파수 특성과 가장 관련되어있는 파라미터로 게이트 길이가 짧을수록 소자의 고속 특성이 우수하며 차단주파수는 게이트 길이에 반비례 ㅇ 소자 구조의 소스-드레인 간격은 작을수록 드레인 포화전류가 증가하지만, 소자의 항복전압이 감소하 게 되므로 소자 설계에서 소자의 안정성을 고려해야 하며 소스-게이트 간격과 게이트-드레인 간격은 두 단자 간의 커패시턴스에 영향을 미치므로 소자의 고속 특성에도 영향을 주게 되며 게이트-드레인 간격이 커질수록 항복전압이 증가 ㅇ 소자의 게이트와 게이트 간의 간격은 커질수록 소자의 열 효과가 줄어들므로 이로운 영향을 주지만 소 자의 전체 면적이 커지는 단점이 있음 그림 41. 두 가지 레이어 규칙을 가지는 HEMT 소자의 비교

ㅇ 마스크에 포함된 소자는 두 가지의 형태로 나눌 수 있음 - 기존의 소자를 그대로 재현한 소자와 올해 새롭게 설계된 구조의 소자로 나눌 수 있으며 기존의 소자 를 ‘OLD’ 소자로 칭하고 새롭게 설계된 소자를 ‘NEW’ 소자로 명명 - 두 가지 소자의 차이점은 일반적인 소자 구조 파라미터는 동일하나 소자 내부의 레이어 순서와 레이 어 간의 간격의 차이. - 두 소자의 레이어 규칙의 비교를 다음 그림41에 나타냄 ㅇ 여러 가지 소자 파라미터를 변화시키면서 단위 소자를 설계 - 소자의 게이트 개수는 기본 소자의 경우 2개로 하였으며 더 큰 출력을 위한 게이트 개수는 4개와 8개 인 소자도 설계 - 게이트 단위 폭은 35um와 50 um의 두 값을 선택하였으며 전체 게이트 폭은 두 개의 게이트를 갖는 소자의 경우는 75um, 100um이 됨

- 소스-드레인 간격은 1.8um와 2um이며 게이트 길이는 0.1um. 게이트 길이는 e-beam lithography 를 이용해서 정의하게 되며 소자의 주파수 특성을 결정짓는 가장 중요한 파라미터이며 게이트 헤드 길이는 0.6um와 0.8um이며 게이트 헤드 길이가 길수록 게이트 저항은 감소하게 되지만 소자가 불안 정할 수 있으며 커패시턴스 값이 증가할 수 있음

- 다양한 소자 설계 결과를 다음 표 2에 정리함.

표 2. 다양한 파라미터를 갖는 설계 된 소자

단위 게이트 폭 [um] 게이트 개수 소스-드레인 간격 [um] 게이트 헤드 길이 [um]

50 2 1.8 0.6 0.8 2 0.6 0.8 4 1.8 0.6 0.8 2 0.6 0.8 8 2 0.6 35 2 1.8 0.6 0.8 2 0.6 0.8 4 1.8 0.6 0.8 2 0.6 0.8 8 2 0.6 ㅇ 위 표에서 정리된 파라미터를 갖는 다양한 소자를 설계하였으며 설계결과를 반영하여 소자를 레이아웃 하였으며 그림 42에 나타냄

그림 42. 설계된 다양한 소자의 레이아웃 ㅇ 광통신 모듈레이터 드라이버로 사용될 수 있는 InP HBT 소자를 개발하기 위해서는 소자 에피구조 설 계와 소자 구조 설계가 모두 필요 - 차단주파수 200GHz 이상, 최대공진주파수 300GHz 이상의 성능을 얻기 위해서는 베이스층의 두께를 최소화하고 도핑 농도를 크게 하는 것이 유리 - 하지만 그에 따라 요구되는 에피성장 기술과 소자 제작기술이 개발되어야 함. - 기존에 확보되어있는 에피 기술과 현재 에피 웨이퍼를 공급할 수 있는 업체와의 기술 협의를 통해, 확보할 수 있는 베이스층의 두께는 35nm, 도핑 농도는 5.7x1019_/cm3_{으로 결정}

- InGaAs 베이스층의 깊이에 따른 조성변화를 둔 graded base 층을 적용

ㅇ 높은 주파수 특성을 얻기 위해서는 에미터 폭을 300nm 이하로 형성하고, 이러한 전극 형성 공정을 개 발하기 위해 e-beam lithography를 적용 ㅇ 에미터 전극의 자체 저항을 낮추기 위한 전극 형성 공정기술이 개발되어야 하며, 에미터 전극과 베이스 전극 간의 간격을 감소시키기 위해 sidewall을 이용한 자기정렬 공정기술이 개발이 필요 ㅇ 베이스-컬렉터 커패시턴스를 줄이기 위한 베이스 패드 분리 소자를 설계. 이를 구현하기 위한 식각 공 정과 함께 집적도 증가를 위한 평탄화, 비아 형성 및 metal filling 공정 개발이 요구. 그림 43은 이러 한 소자 구조 설계를 반영한 베이스 패드 분리 소자의 예를 보임 그림 43. Base-pad-isolation InP HBT