(19) 대한민국특허청(KR) (12) 공개특허공보(A)
(11) 공개번호 10-2012-0047042 (43) 공개일자 2012년05월11일 (51) 국제특허분류(Int. Cl.)
H01L 31/10 (2006.01) H01L 21/306 (2006.01) H01L 21/20 (2006.01)
(21) 출원번호 10-2010-0108685 (22) 출원일자 2010년11월03일 심사청구일자 2010년11월03일
(71) 출원인
한국전자통신연구원
대전광역시 유성구 가정로 218 (가정동) (72) 발명자
박미란
대전광역시 유성구 지족로 317, 반석마을 1단지 110동 1804호 (지족동)
권오균
대전광역시 유성구 가정로 43, 111동 1802호 (신 성동, 한울아파트)
(74) 대리인
권혁수, 송윤호, 오세준 전체 청구항 수 : 총 17 항
(54) 발명의 명칭 애벌런치 광다이오드 및 그 형성방법 (57) 요 약
애벌런치 광다이오드 및 그 형성방법이 제공된다. 애벌런치 광다이오드의 형성방법은 엔형 기판 상에 화합물 반 도체 흡수층, 화합물 반도체 그래이딩층, 차아지 시트층, 화합물 반도체 증폭층, 선택적 습식 식각층 및 피형 전 극층을 유기 금속 화학 기상 증착 방법으로 순차적으로 형성하는 것을 포함한다.
대 표 도 - 도6
이 발명을 지원한 국가연구개발사업 과제고유번호 2008-S-008-02 부처명 지식경제부
연구사업명 IT성장동력기술개발
연구과제명 FTTH 고도화 광부품 기술개발 주관기관 한국전자통신연구원
연구기간 2008.01.01 ~ 2011.02.28
특허청구의 범위 청구항 1
엔형 기판 상의 화합물 반도체 흡수층, 화합물 반도체 그래이딩(grading)층, 차아지 시트층(charge sheet layer), 화합물 반도체 증폭층, 선택적 습식 식각층 및 피형 전극층을 형성하는 것을 포함하되,
상기 화합물 반도체 흡수층, 상기 화합물 반도체 그래이딩층, 상기 차아지 시트층, 상기 화합물 반도체 증폭층, 상기 선택적 습식 식각층 및 상기 피형 전극층은 유기 금속 화학 기상 증착 방법으로 순차적으로 형성되는 애벌 런치 광다이오드의 형성방법.
청구항 2
청구항 1에 있어서,
상기 피형 전극층에 플라즈마 건식 식각 방법을 수행하여 피형 전극 메사 패턴을 형성하는 것; 그리고
상기 피형 전극 메사 패턴을 마스크로 상기 선택적 습식 식각층에 습식 식각 공정을 진행하여, 상기 피형 전극 메사 패턴 아래에 언더컷 영역 및 선택적 습식 식각층 구경 패턴을 형성하는 것을 더 포함하는 애벌런치 광다이 오드의 형성방법.
청구항 3
청구항 2에 있어서,
상기 언더컷 영역을 채우며, 상기 피형 전극 메사 패턴의 일부 및 상기 화합물 반도체 증폭층을 덮는 유전막을 형성하는 것을 더 포함하는 애벌런치 광다이오드의 형성방법.
청구항 4
청구항 3에 있어서,
상기 유전막은 원자층 증착 방법으로 형성되는 애벌런치 광다이오드의 형성방법.
청구항 5
청구항 2에 있어서,
상기 피형 전극 메사 패턴 상에 반사방지막을 형성하는 것;
상기 피형 전극 메사 패턴에 연결되는 피형 금속 전극을 형성하는 것; 그리고 상기 엔형 기판에 연결되는 엔형 금속 전극을 형성하는 것을 더 포함하되,
상기 피형 전극 메사 패턴은 상기 피형 금속 전극의 개구(opening)에 의하여 노출되어 빛이 입사되는 광입사 영 역을 포함하며, 상기 광입사 영역의 폭은 상기 선택적 습식 식각층 구경 패턴의 폭보다 넓게 형성되는 애벌런치 광다이오드의 형성방법.
청구항 6
청구항 2에 있어서,
상기 엔형 기판의 하부면 상에 반사방지막을 형성하는 것;
상기 엔형 기판에 연결되는 엔형 금속 전극을 형성하는 것; 그리고
상기 피형 전극 메사 패턴에 연결되는 피형 금속 전극을 형성하는 것을 더 포함하되,
상기 피형 전극 메사 패턴은 상기 피형 금속 전극과 접촉하는 광반사 영역을 포함하며, 상기 광반사 영역의 폭 은 상기 선택적 습식 식각층 구경 패턴의 폭보다 넓게 형성되는 애벌런치 광다이오드의 형성방법.
청구항 7
엔형 기판 상의 화합물 반도체 흡수층;
상기 화합물 반도체 흡수층 상의 화합물 반도체 그래이딩(grading)층;
상기 화합물 반도체 그래이딩층 상의 차아지 시트층(charge sheet layer);
상기 차아지 시트층 상의 화합물 반도체 증폭층;
상기 화합물 반도체 증폭층 상의 선택적 습식 식각층 구경 패턴; 및
상기 선택적 습식 식각층 구경 패턴 상에 피형 전극 메사 패턴을 포함하는 애벌런치 광다이오드.
청구항 8
청구항 7에 있어서,
상기 피형 전극 메사 패턴의 폭은 상기 선택적 습식 식각층 구경 패턴의 폭보다 넓은 애벌런치 광다이오드.
청구항 9
청구항 7에 있어서,
상기 화합물 반도체 흡수층은 언도프트 인듐갈륨비소(InGaAs)를 포함하는 애벌런치 광다이오드.
청구항 10
청구항 7에 있어서,
상기 화합물 반도체 그래이딩층은 언도프트 인듐갈륨비소인(InGaAsP)을 포함하는 애벌런치 광다이오드.
청구항 11
청구항 7에 있어서,
상기 화합물 반도체 그래이딩층은 상기 화합물 반도체 흡수층으로부터 멀어질수록 에너지 밴드갭이 증가하는 애 벌런치 광다이오드.
청구항 12
청구항 7에 있어서,
상기 차아지 시트층은 엔형 인듐인(InP)을 포함하는 애벌런치 광다이오드.
청구항 13
청구항 7에 있어서,
상기 화합물 반도체 증폭층은 언도프트 인듐인(InP)을 포함하는 애벌런치 광다이오드.
청구항 14
청구항 7에 있어서,
상기 선택적 습식 식각층 구경 패턴은 피형 인듐알루미늄비소(InAlAs)를 포함하는 애벌런치 광다이오드.
청구항 15
청구항 7에 있어서,
상기 피형 전극 메사 패턴은 피형 인듐인(InP)을 포함하는 애벌런치 광다이오드.
청구항 16
청구항 7에 있어서,
상기 피형 전극 메사 패턴 상의 반사방지막;
상기 피형 전극 메사 패턴에 연결되는 피형 금속 전극; 및 상기 엔형 기판에 연결되는 엔형 금속 전극을 더 포함하되,
상기 피형 전극 메사 패턴은 상기 피형 금속 전극의 개구(opening)에 의하여 노출되어 빛이 입사되는 광입사 영 역을 포함하며, 상기 광입사 영역의 폭은 상기 선택적 습식 식각층 구경 패턴의 폭보다 넓은 애벌런치 광다이오 드.
청구항 17
청구항 7에 있어서,
상기 엔형 기판의 하부면 상의 반사방지막;
상기 엔형 기판에 연결되는 엔형 금속 전극; 및
상기 피형 전극 메사 패턴에 연결되는 피형 금속 전극을 더 포함하되,
상기 피형 전극 메사 패턴은 상기 피형 금속 전극과 접촉하는 광반사 영역을 포함하며, 상기 광반사 영역의 폭 은 상기 선택적 습식 식각층 구경 패턴의 폭보다 넓은 애벌런치 광다이오드.
명 세 서 기 술 분 야
본 발명은 광다이오드 및 그 형성방법에 관한 것으로, 더욱 상세하게는 애벌런치 광다이오드 및 그 형성방법에 [0001]
관한 것이다.
배 경 기 술
광검출기는 광을 수신하여 전기 신호로 변환하는 수광 소자로써 광통신 시스템에서 필수적으로 사용된다. 광검 [0002]
출기는 PIN 광검출기와 애벌런치 광다이오드(avalanche photodiode)를 포함한다. 특히, 초고속 광통신에 사용되 는 InGaAs/InP 계의 애벌런치 광다이오드는 1.3㎛ 또는 1.5㎛의 장파장 영역에서 동작한다. 이러한 애벌런치 광 다이오드는 광신호를 증폭시키기 위한 애벌런치 증폭이 발생하는 증폭층의 형성 기술이 중요하다.
일반적으로, 증폭층을 형성하는 방법은 언도프트 인듐인층(u-InP)의 소자영역으로 정의되는 한정된 영역에 아연 [0003]
(Zn) 원자의 확산과 활성화에 의해 피형-인듐인층(p-InP)을 형성하여 피형 전극층을 형성하며, 도핑되지 않은 균일한 언도프트 인듐인층(u-InP)을 남겨 놓아 증폭층을 형성한다. 애벌런치 광다이오드의 증폭층은 소자 특성 에 영향을 주는 애벌런치 증폭이 발생하는 영역이므로, 일정한 두께의 언도프트 인듐인층(u-InP)을 형성하기 위 해서는 정확한 아연(Zn) 확산 깊이와 경계면과 균일한 아연(Zn) 확산 분포층을 얻는 것이 중요하다.
발명의 내용 해결하려는 과제
본 발명의 목적은 애벌런치 증폭이 발생하는 증폭층을 정밀하고 재현성 있게 형성하여 소자의 동작 특성 및 신 [0004]
뢰성이 향상된 애벌런치 광다이오드 및 그 형성방법을 제공하는 것이다.
과제의 해결 수단
본 발명의 실시예에 따른 애벌런치 광다이오드의 형성방법은 엔형 기판 상의 화합물 반도체 흡수층, 화합물 반 [0005]
도체 그래이딩(grading)층, 차아지 시트층(charge sheet layer), 화합물 반도체 증폭층, 선택적 습식 식각층 및 피형 전극층을 형성하는 것을 포함하되, 상기 화합물 반도체 흡수층, 상기 화합물 반도체 그래이딩층, 상기 차 아지 시트층, 상기 화합물 반도체 증폭층, 상기 선택적 습식 식각층 및 상기 피형 전극층은 유기 금속 화학 기 상 증착(MOCVD) 방법으로 순차적으로 형성된다.
본 발명의 실시예에 따른 애벌런치 광다이오드의 형성방법은 상기 피형 전극층에 플라즈마 건식 식각 방법을 수 [0006]
행하여 피형 전극 메사 패턴을 형성하는 것 그리고 상기 선택적 습식 식각층 및 피형 전극층에 선택적 습식 식 각 공정을 진행하여 상기 피형 전극 메사 패턴 아래에 언더컷 영역 및 선택적 습식 식각층 구경 패턴을 형성하
는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 애벌런치 광다이오드의 형성방법은 상기 언더컷 영역을 채우며, 상기 피형 전극 메사 [0007]
패턴의 일부 및 상기 화합물 반도체 증폭층을 덮는 유전막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 유전막은 원자층 증착 방법으로 형성될 수 있다.
[0008]
본 발명의 실시예에 따른 애벌런치 광다이오드의 형성방법은 상기 피형 전극 메사 패턴 상에 반사방지막을 형성 [0009]
하는 것, 상기 피형 전극 메사 패턴에 연결되는 피형 금속 전극을 형성하는 것 그리고 상기 엔형 기판에 연결되 는 엔형 금속 전극을 형성하는 것을 더 포함하되, 상기 피형 전극 메사 패턴은 상기 피형 금속 전극에 의하여 노출되어 빛이 입사되는 광입사 영역을 포함하며, 상기 광입사 영역의 폭은 상기 선택적 습식 식각층 구경 패턴 의 폭보다 넓게 형성될 수 있다.
본 발명의 실시예에 따른 애벌런치 광다이오드의 형성방법은 상기 엔형 기판의 하부면 상에 반사방지막을 형성 [0010]
하는 것, 상기 엔형 기판에 연결되는 엔형 금속 전극을 형성하는 것 그리고 상기 피형 전극 메사 패턴에 연결되 는 피형 금속 전극을 형성하는 것을 더 포함하되, 상기 피형 전극 메사 패턴은 상기 피형 금속 전극과 접촉하는 광반사 영역을 포함하며, 상기 광반사 영역의 폭은 상기 선택적 습식 식각층 구경 패턴의 폭보다 넓게 형성될 수 있다.
본 발명의 실시예에 따른 애벌런치 광다이오드는 엔형 기판 상의 화합물 반도체 흡수층, 상기 화합물 반도체 흡 [0011]
수층 상의 화합물 반도체 그래이딩(grading)층, 상기 화합물 반도체 그래이딩층 상의 차아지 시트층(charge sheet layer), 상기 차아지 시트층 상의 화합물 반도체 증폭층, 상기 화합물 반도체 증폭층 상의 선택적 습식 식각층 구경 패턴 그리고 상기 선택적 습식 식각층 구경 패턴 상에 피형 전극 메사 패턴을 포함한다.
본 발명의 실시예에 따른 상기 피형 전극 메사 패턴의 폭은 상기 선택적 습식 식각층 구경 패턴의 폭보다 넓을 [0012]
수 있다.
본 발명의 실시예에 따른 상기 화합물 반도체 흡수층은 언도프트 인듐갈륨비소(InGaAs)를 포함할 수 있다.
[0013]
본 발명의 실시예에 따른 상기 화합물 반도체 그래이딩층은 언도프트 인듐갈륨비소인(InGaAsP)을 포함할 수 있 [0014]
다.
본 발명의 실시예에 따른 상기 화합물 반도체 그래이딩층은 상기 화합물 반도체 흡수층으로부터 멀어질수록 에 [0015]
너지 밴드갭이 증가할 수 있다.
본 발명의 실시예에 따른 상기 차아지 시트층은 엔형 인듐인(InP)을 포함할 수 있다.
[0016]
본 발명의 실시예에 따른 상기 화합물 반도체 증폭층은 언도프트 인듐인(InP)을 포함할 수 있다.
[0017]
본 발명의 실시예에 따른 상기 선택적 습식 식각층 구경 패턴은 피형 인듐알루미늄비소(InAlAs)를 포함할 수 있 [0018]
다.
본 발명의 실시예에 따른 상기 피형 전극 메사 패턴은 피형 인듐인(InP)을 포함할 수 있다.
[0019]
본 발명의 실시예에 따른 애벌런치 광다이오드는 상기 피형 전극 메사 패턴 상의 반사방지막, 상기 피형 전극 [0020]
메사 패턴에 연결되는 피형 금속 전극 및 상기 엔형 기판에 연결되는 엔형 금속 전극을 더 포함하되, 상기 피형 전극 메사 패턴은 상기 피형 금속 전극의 개구에 의하여 노출되어 빛이 입사되는 광입사 영역을 포함하며, 상기 광입사 영역의 폭은 상기 선택적 습식 식각층 구경 패턴의 폭보다 넓을 수 있다.
본 발명의 실시예에 따른 애벌런치 광다이오드는 상기 엔형 기판의 하부면 상의 반사방지막, 상기 엔형 기판에 [0021]
연결되는 엔형 금속 전극 및 상기 피형 전극 메사 패턴에 연결되는 피형 금속 전극을 더 포함하되, 상기 피형 전극 메사 패턴은 상기 피형 금속 전극과 접촉하는 광반사 영역을 포함하며, 상기 광반사 영역의 폭은 상기 선 택적 습식 식각층 구경 패턴의 폭보다 넓을 수 있다.
발명의 효과
본 발명의 실시예에 따르면, 애벌런치 광다이오드의 증폭층과 피형 전극층은 별도의 확산 공정없이 유기 금속 [0022]
화학 기상 증착 방법으로 형성될 수 있다. 따라서, 확산 공정에 의해 발생하는 부정확한 깊이 조절 오차없이 에 피택셜 성장에서 증폭층이 형성되므로, 애벌런치 증폭에 의한 증폭계수를 정확히 조절하여 애벌런치 광다이오드 의 수신감도를 향상시킬 수 있으며 재현성을 확보할 수 있다. 또한, 피형 전극 메사 패턴의 폭은 선택적 습식
식각층 구경 패턴의 폭보다 넓으므로, 광의 입사면적이 넓은 장점을 가질 수 있으며, 애벌런치 광다이오드의 모 듈 패키징시 정렬 마진을 확보할 수 있다. 따라서, 넓은 광 입사 면적에 의하여 애벌런치 광다이오드의 수신 감 도를 향상시킬 수 있으며, 패키징시 정렬 마진의 확보에 의하여 신뢰성이 향상될 수 있다. 한편, 상기 화합물 반도체 증폭층과 선택적 습식 식각층 구경 패턴의 경계면이 작아 기생 커패시턴스를 감소시킬 수 있으므로, 애 벌런치 광다이오드가 고속으로 동작할 수 있다
도면의 간단한 설명
도 1 및 2는 통상적인 기술에 따른 애벌런치 광다이오드의 형성방법을 설명하기 위한 도면들이다.
[0023]
도 3 내지 6은 본 발명의 일 실시예에 따른 애벌런치 광다이오드의 형성방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 애벌런치 광다이오드를 설명하기 위한 도면이다.
발명을 실시하기 위한 구체적인 내용
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 [0024]
통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자 에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 [0025]
형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있 어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 [0026]
것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들 은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시 된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명 [0027]
세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다 (comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추 가를 배제하지 않는다.
도 1 및 2는 통상적인 기술에 따른 애벌런치 광다이오드의 형성방법을 설명하기 위한 도면들이다.
[0028]
도 1을 참조하면, 엔형 기판(100) 상에 화합물 반도체 흡수층(102)이 형성된다. 상기 엔형 기판(100)은 엔형 도 [0029]
펀트로 도핑된 화합물 반도체로 형성될 수 있다. 예를 들면, 상기 엔형 기판(100)은 엔형 인듐인(InP)으로 형성 될 수 있다. 상기 화합물 반도체 흡수층(102)은 상기 엔형 기판(100)에 비하여 밴드갭이 작은 화합물 반도체로 형성될 수 있다. 예를 들면, 상기 화합물 반도체 흡수층(102)은 인듐갈륨비소(InGaAs)로 형성될 수 있다. 상기 화합물 반도체 흡수층(102)은 광을 흡수하는 기능을 할 수 있다. 상기 화합물 반도체 흡수층(102)은 언도프트 상태(undoped state)일 수 있다.
상기 화합물 반도체 흡수층(102) 상에 화합물 반도체 그래이딩(grading)층(104)이 형성된다. 상기 화합물 반도 [0030]
체 그래이딩층(104)은 언도프트 상태(undoped state)일 수 있다. 상기 화합물 반도체 그래이딩층(104)은 제 1, 제 2, 제 3 그래이딩층들(104a, 104b, 104c)을 포함할 수 있다. 상기 화합물 반도체 그래이딩층(104)은 인듐갈 륨비소인(InGaAsP)으로 형성될 수 있다. 상기 인듐갈륨비소인(InGaAsP)의 조성비율을 달리하여 상기 제 1, 제 2, 제3 그래이딩층들(104a, 104b, 104c)에 부합하는 밴드갭들을 충족시킬 수 있다.
상기 화합물 반도체 그래이딩층(104) 상에 차아지 시트층(charge sheet layer, 107)을 형성할 수 있다. 상기 차 [0031]
아지 시트층(107)은 상기 화합물 반도체 흡수층(102) 보다 밴드갭이 큰 화합물 반도체로 형성될 수 있다. 예를 들면, 상기 차아지 시트층(107)은 엔형 인듐인(InP)으로 형성될 수 있다. 상기 화합물 반도체 그래이딩층(104)
은 상기 화합물 반도체 흡수층(102) 및 상기 차아지 시트층(107)의 밴드갭을 완화시키는 기능을 수행할 수 있다. 상기 차아지 시트층(107) 상에 언도프트 화합물 반도체층(109)이 형성된다. 예를 들면, 상기 언도프트 화 합물 반도체층(109)은 인듐인(InP)으로 형성될 수 있다.
도 2를 참조하면, 상기 언도프트 화합물 반도체층(109) 내에 도펀트 확산층(120)이 형성된다. 상기 도펀트 확산 [0032]
층(120)은 피형 도펀트인 아연(Zn) 또는 카드뮴(Cd)을 포함할 수 있다. 예를 들면, 상기 도펀트 확산층(120)은 인듐인(InP)에 아연(Zn)을 확산시켜 형성될 수 있다. 상기 도펀트 확산층(120)은 확산 공정, 예를 들면 어닐링 공정과 활성화 공정을 진행하여 형성될 수 있다. 상기 도펀트 확산층(120)이 남겨놓은 상기 언도프트 화합물 반 도체층인 증폭층(108)에서 애벌런치 증폭이 일어날 수 있다.
상기 도펀트 확산층(120)이 확산에 의하여 형성되므로, 정확한 확산 깊이 제어가 어렵고 확산 경계면이 일정하 [0033]
지 않으며 곡선의 형태를 가질 수 있다. 이에 의하여, 소자의 제조 공정시 마다 상기 증폭층(108)의 두께가 일 정하지 않아 재현성을 확보하기 어렵고, 소자 동작시 곡선 형태의 모서리에 높은 전기장이 가해지게 되어 항복 전압이 낮아지게 된다. 결과적으로, 애벌런치 광다이오드는 낮은 항복전압에 의한 잡음을 가지게 되며, 소자의 증폭 특성이 저하되어 수신 감도가 낮아지는 문제점이 발생할 수 있다.
상기 도펀트 확산층(120)과 언도프트 화합물 반도체층(109)의 경계면이 형성된 영역은 애벌런치 광다이오드의 [0034]
광 입사 영역과 동일할 수 있다. 한편, 애벌런치 광다이오드의 동작 속도에 영향을 주는 캐패시턴스는 상기 경 계면이 형성된 영역의 면적에 의하여 결정될 수 있다. 따라서, 기생 캐패시턴스를 감소시키기 위하여 경계면이 형성되는 영역을 작게 형성하여야 하지만, 경계면이 작아지면 입사 영역이 작아져서 애벌런치 광다이오드의 모 듈 패키징의 정렬 마진이 작아져 수신 감도를 감소시킬 수 있다. 결국, 확산 공정에 의하여 상기 도펀트 확산층 (120)과 증폭층(108)을 형성하는 것은 소자의 신뢰성을 저하시킬 수 있다.
도 3 내지 6은 본 발명의 일 실시예에 따른 애벌런치 광다이오드의 형성방법을 설명하기 위한 도면들이다.
[0035]
도 3을 참조하면, 엔형 기판(200) 상에 화합물 반도체 흡수층(202)이 형성된다. 상기 엔형 기판(200)은 엔형 도 [0036]
펀트를 포함하는 화합물 반도체로 형성될 수 있다. 예를 들면, 상기 엔형 기판(200)은 엔형 인듐인(InP)으로 형 성될 수 있다. 상기 화합물 반도체 흡수층(202)은 상기 엔형 기판(200) 및/또는 후속에 형성되는 언도프트 (undoped) 화합물 반도체 증폭층(209)에 비하여 밴드갭이 작은 화합물 반도체로 형성될 수 있다. 예를 들면, 상 기 화합물 반도체 흡수층(202)은 인듐갈륨비소(InGaAs)로 형성될 수 있다. 상기 화합물 반도체 흡수층(202)은 애벌런치 광다이오드에서 광을 흡수하는 역할을 한다. 상기 화합물 반도체 흡수층(202)은 진성 상태(intrinsic state)로 형성될 수 있다.
상기 화합물 반도체 흡수층(202) 상에 화합물 반도체 그래이딩(grading)층(204)을 형성한다. 상기 화합물 반도 [0037]
체 그래이딩층(204)은 언도프트 상태일 수 있다. 상기 화합물 반도체 그래이딩층(204) 상에 차아지 시트층(207, charge sheet layer)가 형성된다. 상기 차아지 시트층(207)은 상기 화합물 반도체 흡수층(102) 보다 밴드갭이 큰 화합물 반도체로 형성될 수 있다. 예컨대, 상기 차아지 시트층(207)은 인듐인(InP)으로 형성될 수 있다. 상 기 차아지 시트층(207)은 엔형 도펀트를 포함할 수 있다.
상기 화합물 반도체 그래이딩층(204)은 상기 화합물 반도체 흡수층(202) 및 차아지 시트층(207)의 밴드갭을 완 [0038]
화시키는 기능을 수행할 수 있다. 예컨대, 상기 화합물 반도체 그래이딩층(204)은 상기 화합물 반도체 흡수층 (202)의 밴드갭 보다 크고 상기 차아지 시트층(207)의 밴드갭 보다 작은 밴드갭을 갖는 화합물 반도체로 형성될 수 있다. 상기 화합물 반도체 그래이딩층(204)의 밴드갭은 흡수층(202)으로부터 차아지 시트층(207)으로 갈수록 단계적으로 또는 점진적으로 증가될 수 있다. 이 경우에, 상기 화합물 반도체 그래이딩층(204)은 차례로 적층된 복수의 그래이딩층들을 포함할 수 있다. 상기 화합물 반도체 그래이딩층(204)은 인듐갈륨비소인(InGaAsP)으로 형성될 수 있다. 인듐갈륨비소인(InGaAsP)의 조성비율을 달리하여 밴드갭을 조절할 수 있다.
상기 차아지 시트층(207) 상에 화합물 반도체 증폭층(209)이 형성된다. 상기 화합물 반도체 증폭층(209)은 3A족 [0039]
(또는 13족) 원소 및 5A족(또는 15족)을 포함하는 화합물 반도체로 형성될 수 있다. 예컨대, 상기 화합물 반도 체 증폭층(209)은 언도프트 인듐인(InP)으로 형성될 수 있다. 상기 화합물 반도체 증폭층(209) 상에 선택적 습 식 식각층(210)이 형성된다. 상기 선택적 습식 식각층(210)은 인듐알루미늄비소(InAlAs)로 형성될 수 있다. 상 기 선택적 습식 식각층(210)은 피형 도펀트를 포함할 수 있다. 상기 선택적 습식 식각층(210)은 상기 화합물 반 도체 증폭층(209)보다 넓은 밴드갭을 가지며, 상기 화합물 반도체 증폭층(209)과 격자정합이 이루어질 수 있다.
상기 선택적 습식 식각층(210)이 넓은 밴드갭을 가지므로 상기 선택적 습식 식각층(210)을 통하여 빛이 용이하 게 입사될 수 있다. 상기 선택적 습식 식각층(210) 상에 피형 전극층(220)이 형성된다. 상기 피형 전극층(220)
은 피형 도펀트를 포함할 수 있다. 상기 피형 전극층(220)은 피형 인듐인(InP)으로 형성될 수 있다. 예를 들면, 상기 피형 전극층(220)은 피형 도펀트인 아연(Zn) 또는 카드뮴(Cd)을 포함할 수 있다.
상기 화합물 반도체 흡수층(202), 상기 화합물 반도체 그래이딩층(204), 상기 차아지 시트층(207), 상기 화합물 [0040]
반도체 증폭층(209), 상기 선택적 습식 식각층(210) 및 상기 피형 전극층(220)은 유기 금속 화학 기상 증착 (Organic Metal Chemical Vapor deposition) 방법으로 순차적으로 형성될 수 있다.
본 발명의 실시예에 따르면, 도 2에서 설명한 별도의 확산 공정없이 상기 화합물 반도체 증폭층(209)이 유기 금 [0041]
속 화학 기상 증착 방법으로 형성될 수 있다. 따라서, 상기 화합물 반도체 증폭층(209)이 균일한 두께를 가지며, 우수한 재현성을 가질 수 있다.
도 4를 참조하면, 상기 피형 전극층(220)을 패터닝하여 피형 전극 메사 패턴(225)이 형성된다. 상기 피형 전극 [0042]
메사 패턴(225)은 플라즈마 건식 식각 방법으로 패터닝될 수 있다. 상기 피형 전극 메사 패턴(225)은 애벌런치 광다이오드가 동작하는 영역을 한정할 수 있다.
도 5를 참조하면, 상기 선택적 습식 식각층(210)을 패터닝하여 선택적 습식 식각층 구경 패턴(215)이 형성된다.
[0043]
상기 선택적 습식 식각층 구경 패턴(215)은 선택적 습식 식각 공정으로 형성될 수 있다. 상기 선택적 습식 식각 층 구경 패턴(215)이 선택적으로 식각되어 언더컷 영역(216)이 형성될 수 있다. 상기 선택적 습식 식각층 구경 패턴(215)은 도시된 바와 같이, 상기 피형 전극 메사 패턴(225)보다 작은 폭을 가지도록 형성될 수 있다. 상기 선택적 습식 식각층 구경 패턴(215)은 상기 화합물 반도체 증폭층(209)에서 증폭이 일어나는 영역을 한정할 수 있다.
도 6을 참조하면, 상기 언더컷 영역(216)을 채우며, 상기 피형 전극 메사 패턴(225)의 일부 및 상기 화합물 반 [0044]
도체 증폭층(209)을 덮는 유전막(230)이 형성된다. 상기 유전막(230)은 원자층 증착(Atomic Layer Deposition) 방법으로 형성될 수 있다. 상기 유전막(230)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 알루미 늄 산화막 등 다양한 유전물질로 형성될 수 있다. 상기 유전막(230)은 상기 피형 전극 메사 패턴(225)의 상부면 일부를 노출할 수 있다.
상기 피형 전극 메사 패턴(225) 상에 반사방지막(Anti-Reflective coating, 240)이 형성된다. 상기 피형 전극 [0045]
메사 패턴(225)과 접촉하는 피형 금속 전극(250)이 형성된다. 상기 엔형 기판(200)의 하부면에 접촉하는 엔형 금속 전극(260)이 형성된다. 상기 피형 금속 전극(250)과 엔형 금속 전극(260)은 각각 오믹 콘택을 형성할 수 있다. 도 6이 도시하는 구조는 전방 입사형 애벌런치 광다이오드이다. 즉, 상기 피형 전극 메사 패턴(225)으로 광이 입사되어 애벌런치 증폭이 일어날 수 있다.
본 발명의 일 실시예에 따르면, 상기 피형 전극 메사 패턴(225)은 상기 피형 금속 전극(250)의 개구(opening)에 [0046]
의하여 노출되는 광입사 영역을 포함하며, 상기 광입사 영역의 폭(W2)은 상기 선택적 습식 식각층 구경 패턴 (215)의 폭(W1)보다 넓으므로, 광의 입사면적이 넓은 장점을 가질 수 있으며, 애벌런치 광다이오드의 모듈 패키 징시 정렬 마진을 확보할 수 있다. 따라서, 넓은 광 입사 면적에 의하여 애벌런치 광다이오드의 수신 감도를 향 상시킬 수 있으며, 패키징시 정렬 마진의 확보에 의하여 신뢰성이 향상될 수 있다. 한편, 상기 화합물 반도체 증폭층(209)과 선택적 습식 식각층 구경 패턴(215)의 경계면이 작아 기생 커패시턴스를 감소시킬 수 있으므로, 애벌런치 광다이오드가 고속으로 동작할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 애벌런치 광다이오드의 형성방법을 설명하기 위한 도면이다. 본 발명의 [0047]
일 실시예에서 도 3 내지 5를 참조하여 설명한 내용은 설명의 간략함을 위하여 생략하기로 한다.
도 7를 참조하면, 엔형 기판(300) 상에 화합물 반도체 흡수층(302)이 형성되고, 상기 화합물 반도체 흡수층 [0048]
(302) 상에 화합물 반도체 그래이딩층(304)이 형성되며, 상기 화합물 반도체 그래이딩층(304) 상에 차아지 시트 층(307)이 형성된다. 상기 차아지 시트층(307) 상에 화합물 반도체 증폭층(309)이 형성되고, 상기 화합물 반도 체 증폭층(309) 상에 선택적 습식 식각층 구경 패턴(315)이 형성되며, 상기 선택적 습식 식각층 구경 패턴(315) 상에 피형 전극 메사 패턴(325)이 형성된다.
상기 피형 전극 메사 패턴(325)의 일부 및 상기 화합물 반도체 증폭층(309)을 덮는 유전막(330)이 형성된다. 상 [0049]
기 피형 전극 메사 패턴(325)에 접촉하는 피형 금속 전극(350)이 형성되며, 상기 엔형 기판(300)의 하부면 상에 반사방지막(340)이 형성된다. 상기 엔형 기판(300)에 접촉하는 엔형 금속 전극(360)이 형성된다.
도 7은, 도 6과 다르게, 후방 입사형 애벌런치 광다이오드이다. 즉, 상기 엔형 기판(300)에 광이 입사되어 애벌 [0050]
런치 증폭이 일어날 수 있다.
본 발명의 다른 실시예에 따르면, 상기 피형 전극 메사 패턴(325)은 상기 피형 금속 전극(350)과 접촉하는 광반 [0051]
사 영역을 포함한다. 상기 광반사 영역의 폭(W3)은 상기 선택적 습식 식각층 구경 패턴(315)의 폭(W1)보다 넓으 므로, 광의 반사면적이 넓은 장점을 가질 수 있으며, 애벌런치 광다이오드의 모듈 패키징시 정렬 마진을 확보할 수 있다. 따라서, 넓은 광 반사 면적에 의하여 애벌런치 광다이오드의 수신 감도를 향상시킬 수 있으며, 패키징 시 정렬 마진의 확보에 의하여 신뢰성이 향상될 수 있다. 한편, 상기 화합물 반도체 증폭층(309)과 선택적 습식 식각층 구경 패턴(315)의 경계면이 작아 기생 커패시턴스를 감소시킬 수 있으므로, 애벌런치 광다이오드가 고속 으로 동작할 수 있다.
도 6을 다시 참조하여, 본 발명의 일 실시예에 따른 애벌런치 광다이오드를 설명한다.
[0052]
도 6을 참조하면, 엔형 기판(200) 상에 화합물 반도체 흡수층(202)이 배치된다. 상기 엔형 기판(200)은 엔형 도 [0053]
펀트를 포함하는 화합물 반도체일 수 있다. 예를 들면, 상기 엔형 기판(200)은 엔형 도펀트를 포함하는 인듐인 (InP)을 포함할 수 있다. 상기 화합물 반도체 흡수층(202)은 상기 엔형 기판(200) 및/또는 후속에 배치되는 언 도프트(undoped) 화합물 반도체 증폭층(209)에 비하여 밴드갭이 작은 화합물 반도체를 포함할 수 있다. 예를 들 면, 상기 화합물 반도체 흡수층(202)은 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 화합물 반도체 흡수층 (202)은 애벌런치 광다이오드에서 광을 흡수하는 역할을 한다. 상기 화합물 반도체 흡수층(202)은 진성 상태 (intrinsic state)일 수 있다.
상기 화합물 반도체 흡수층(202) 상에 화합물 반도체 그래이딩(grading)층(204)가 배치된다. 상기 화합물 반도 [0054]
체 그래이딩층(204)은 언도프트 상태일 수 있다. 상기 화합물 반도체 그래이딩층(204) 상에 차아지 시트층(207, charge sheet layer)이 배치된다. 상기 차아지 시트층(207)은 상기 화합물 반도체 흡수층(102) 보다 밴드갭이 큰 화합물 반도체일 수 있다. 예컨대, 상기 차아지 시트층(207)은 인듐인(InP)을 포함할 수 있다. 상기 차아지 시트층(207)은 도펀트를 포함할 수 있다. 예컨대, 상기 차아지 시트층(207)은 엔형 도펀트를 포함할 수 있다.
상기 화합물 반도체 그래이딩층(204)은 상기 화합물 반도체 흡수층(202) 및 차아지 시트층(207)의 밴드갭을 완 [0055]
화시키는 기능을 수행할 수 있다. 예컨대, 상기 화합물 반도체 흡수층(202)의 밴드갭 보다 크고 상기 차아지 시 트층(207)의 밴드갭 보다 작은 밴드갭을 갖는 화합물 반도체일 수 있다. 상기 화합물 반도체 그래이딩층(204)의 밴드갭은 흡수층(202)으로부터 차아지 시트층(207)으로 갈수록 단계적으로 또는 점진적으로 증가될 수 있다. 이 경우에, 상기 화합물 반도체 그래이딩층(204)은 차례로 적층된 복수의 그래이딩층들을 포함할 수 있다. 상기 화 합물 반도체 그래이딩층(204)은 인듐갈륨비소인(InGaAsP)으로 배치될 수 있다. 인듐갈륨비소인(InGaAsP)의 조성 비율을 달리하여 밴드갭을 조절할 수 있다.
상기 차아지 시트층(207) 상에 화합물 반도체 증폭층(209)이 배치된다. 상기 화합물 반도체 증폭층(209)은 3A족 [0056]
(또는 13족) 원소 및 5A족(또는 15족)을 포함하는 화합물 반도체일 수 있다. 예컨대, 상기 화합물 반도체 증폭 층(209)은 언도프트 인듐인(InP)을 포함할 수 있다. 상기 화합물 반도체 증폭층(209) 상에 선택적 습식 식각층 구경 패턴(215)이 배치된다. 상기 선택적 습식 식각층 구경 패턴(215)은 인듐알루미늄비소(InAlAs)를 포함할 수 있다. 상기 선택적 습식 식각층 구경 패턴(215)은 피형 도펀트를 포함할 수 있다. 상기 선택적 습식 식각층 구 경 패턴(215)은 상기 화합물 반도체 증폭층(209)보다 넓은 밴드갭을 가지며, 상기 화합물 반도체 증폭층(209)과 격자정합이 이루어질 수 있다. 상기 선택적 습식 식각층 구경 패턴(215)이 넓은 밴드갭을 가지므로 상기 선택적 습식 식각층 구경 패턴(215)을 통하여 빛이 용이하게 입사될 수 있다.
상기 선택적 습식 식각층 구경 패턴(215) 상에 피형 전극 메사 패턴(225)이 배치된다. 상기 피형 전극 메사 패 [0057]
턴(225)은 인듐인(InP)으로 배치될 수 있다. 예를 들면, 상기 피형 전극 메사 패턴(225)은 피형 도펀트인 아연 (Zn) 또는 카드뮴(Cd)을 포함할 수 있다. 상기 피형 전극 메사 패턴(225)은 애벌런치 광다이오드가 동작하는 영 역을 한정할 수 있다.
상기 피형 전극 메사 패턴(225)의 폭은 상기 선택적 습식 식각층 구경 패턴(215)의 폭(W1)보다 넓을 수 있다.
[0058]
상기 선택적 습식 식각층 구경 패턴(215)은 상기 화합물 반도체 증폭층(209)에서 증폭이 일어나는 영역을 한정 할 수 있다.
본 발명의 실시예에 따르면, 상기 피형 전극 메사 패턴(225)은 상기 피형 금속 전극(250)의 개구(opening)에 의 [0059]
하여 노출되는 광입사 영역을 포함할 수 있다. 상기 광입사 영역의 폭(W2)은 상기 선택적 습식 식각층 구경 패 턴(215)의 폭(W1)보다 넓으므로, 광의 입사면적이 넓은 장점을 가질 수 있으며, 애벌런치 광다이오드의 모듈 패 키징시 정렬 마진을 확보할 수 있다. 따라서, 넓은 광 입사 면적에 의하여 애벌런치 광다이오드의 수신 감도를
향상시킬 수 있으며, 패키징시 정렬 마진의 확보에 의하여 신뢰성이 향상될 수 있다. 한편, 상기 화합물 반도체 증폭층(209)과 선택적 습식 식각층 구경 패턴(215)의 경계면이 작아 기생 커패시턴스를 감소시킬 수 있으므로, 애벌런치 광다이오드가 고속으로 동작할 수 있다.
상기 피형 전극 메사 패턴(225)의 일부 및 상기 화합물 반도체 증폭층(209)을 덮는 유전막(230)이 배치된다. 상 [0060]
기 유전막(230)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 등 다양한 유전물질을 포함할 수 있다. 상기 유전막(230)은 상기 피형 전극 메사 패턴(225)의 상부면 일부를 노출할 수 있다.
상기 피형 전극 메사 패턴(225) 상에 반사방지막(Anti-Reflective coating, 240)이 배치된다. 상기 피형 전극 [0061]
메사 패턴(225)과 접촉하는 피형 금속 전극(250)이 배치된다. 상기 엔형 기판(200)의 하부면에 접촉하는 엔형 금속 전극(260)이 배치된다. 도 6이 도시하는 구조는 전방 입사형 애벌런치 광다이오드이다. 즉, 상기 피형 전 극층(220)으로 광이 입사되어 애벌런치 증폭이 일어날 수 있다.
도 7을 다시 참조하여, 본 발명의 다른 실시예에 따른 애벌런치 광다이오드를 설명한다. 도 6과 중복되는 기술 [0062]
적 설명은 설명의 간략함을 위하여 생략한다.
도 7를 참조하면, 엔형 기판(300) 상에 화합물 반도체 흡수층(302)이 배치되고, 상기 화합물 반도체 흡수층 [0063]
(302) 상에 화합물 반도체 그래이딩층(304)이 배치되며, 상기 화합물 반도체 그래이딩층(304) 상에 차아지 시트 층(307)이 배치된다. 상기 차아지 시트층(307) 상에 화합물 반도체 증폭층(309)이 배치되고, 상기 화합물 반도 체 증폭층(309) 상에 선택적 습식 식각층 구경 패턴(315)이 배치되며, 상기 선택적 습식 식각층 구경 패턴(315) 상에 피형 전극 메사 패턴(325)이 배치된다.
상기 피형 전극 메사 패턴(325)의 일부 및 상기 화합물 반도체 증폭층(309)을 덮는 유전막(330)이 배치된다. 상 [0064]
기 피형 전극 메사 패턴(325)에 접촉하는 피형 금속 전극(350)이 배치되며, 상기 엔형 기판(300)의 하부면 상에 반사방지막(340)이 배치된다. 상기 엔형 기판(300)에 접촉하는 엔형 금속 전극(360)이 배치된다.
도 7은, 도 6과 다르게, 후방 입사형 애벌런치 광다이오드이다. 즉, 상기 엔형 기판(300)에 광이 입사되어 애벌 [0065]
런치 증폭이 일어날 수 있다.
본 발명의 실시예에 따르면, 상기 피형 전극 메사 패턴(325)은 상기 피형 금속 전극(350)과 접촉하는 광반사 영 [0066]
역을 포함할 수 있다. 상기 광반사 영역의 폭(W3)은 상기 선택적 습식 식각층 구경 패턴(315)의 폭(W1)보다 넓 으므로, 광의 반사면적이 넓은 장점을 가질 수 있으며, 애벌런치 광다이오드의 모듈 패키징시 정렬 마진을 확보 할 수 있다. 따라서, 넓은 광 반사 면적에 의하여 애벌런치 광다이오드의 수신 감도를 향상시킬 수 있으며, 패 키징시 정렬 마진의 확보에 의하여 신뢰성이 향상될 수 있다.
부호의 설명
200: 엔형 기판 202: 화합물 반도체 흡수층 [0067]
204: 화합물 반도체 그래이딩층 207: 차아지 시트층
209: 화합물 반도체 증폭층 215: 선택적 습식 식각층 구경 패턴 225: 피형 전극 메사 패턴 240: 반사방지막
250: 피형 금속 전극 260: 엔형 금속 전극 300: 엔형 기판 302: 화합물 반도체 흡수층 304: 화합물 반도체 그래이딩층 307: 차아지 시트층
309: 화합물 반도체 증폭층 315: 선택적 습식 식각층 구경 패턴 325: 피형 전극 메사 패턴 340: 반사방지막
350: 피형 금속 전극 360: 엔형 금속 전극
도면 도면1
도면2
도면3
도면4
도면5
도면6
도면7
