(19) 대한민국특허청(KR) (12) 공개특허공보(A)
(11) 공개번호 10-2012-0068599 (43) 공개일자 2012년06월27일 (51) 국제특허분류(Int. Cl.)
H01L 21/336
(2006.01)H01L 29/78
(2006.01) (21) 출원번호 10-2010-0130291(22) 출원일자 2010년12월17일 심사청구일자 없음
기술이전 희망 : 기술양도, 실시권허여, 기술지 도
(71) 출원인
한국전자통신연구원
대전광역시 유성구 가정로 218 (가정동) (72) 발명자
안호균
대전광역시 유성구 구즉로 25, 송강그린@ 303동 905호 (송강동)
임종원
대전광역시 유성구 배울2로 42, 대덕테크노밸리 504동 1101호 (관평동)
(뒷면에 계속)
(74) 대리인김기효, 박창선, 전철용 전체 청구항 수 : 총 12 항
(54) 발명의 명칭 전계효과 트랜지스터 및 그 제조 방법
(57) 요 약
본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로서, 반도체 기판 상부에 소스, 드레인 및 게이 트 전극을 형성하는 주요 전극 형성 단계; 상기 소스, 드레인 및 게이트 전극을 포함하는 반도체 기판 상부에 절연막을 증착하는 절연막 증착 단계; 상기 절연막 상부에 다층의 감광막을 증착하고 패터닝하여 개구부의 노 출층이 서로 다른 다층의 전계전극 패턴을 형성하는 전계전극 패턴 형성 단계; 상기 전계전극 패턴을 식각마스 크로 이용한 절연막 식각 공정을 수행하여 서로 다른 단차를 가지는 절연막을 형성하는 절연막 식각 단계; 및 상기 전계전극 패턴을 이용하여 금속층을 증착하고, 리프트 오프 (Lift-off) 공정을 수행하여 상기 서로 다른 단차를 가지는 절연막 상부에 전계전극을 형성하는 전계전극 형성 단계를 포함한다.
대 표 도
- 도2i(72) 발명자 윤형섭
대전광역시 유성구 가정로 63, 하나아파트 106동 202호 (신성동)
민병규
대전광역시 유성구 유성대로783번길 38, 107동 2003호 (장대동, 월드컵패밀리타운)
이상흥
대전시 서구 삼천동 국화라이프 아파트 203동 1302호
김해천
대전광역시 유성구 어은로 57, 103동 603호 (어은 동, 한빛아파트)
남은수
대전광역시 서구 청사로 70, 106동 203호 ( 월평동, 누리아파트)
특허청구의 범위
청구항 1반도체 기판 상부에 소스, 드레인 및 게이트 전극을 형성하는 주요 전극 형성 단계;
상기 소스, 드레인 및 게이트 전극을 포함하는 반도체 기판 상부에 절연막을 증착하는 절연막 증착 단계;
상기 절연막 상부에 다층의 감광막을 증착하고 패터닝하여 개구부의 노출층이 서로 다른 다층의 전계전극 패 턴을 형성하는 전계전극 패턴 형성 단계;
상기 전계전극 패턴을 식각마스크로 이용한 절연막 식각 공정을 수행하여 서로 다른 단차를 가지는 절연막을 형성하는 절연막 식각 단계; 및
상기 전계전극 패턴을 이용하여 금속층을 증착하고, 리프트 오프 (Lift-off) 공정을 수행하여 상기 서로 다른 단차를 가지는 절연막 상부에 전계전극을 형성하는 전계전극 형성 단계;
를 포함하는 전계효과 트랜지스터의 제조 방법.
청구항 2 제1항에 있어서,
상기 절연막은 실리콘 질화물, 실리콘 산화물, HfO2, BCB 및 다공성 실리카 박막 중 적어도 하나를 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
청구항 3 제1항에 있어서,
상기 절연막의 종류 및 두께는 상기 절연막 식각 공정시 상기 다층의 감광막 중 최상층 감광막을 제외한 각각 의 감광막의 식각률 및 상기 절연막의 식각률을 고려하여 결정되는 것을 특징으로 하는 전계효과 트랜지스터 의 제조 방법.
청구항 4 제1항에 있어서,
상기 다층의 감광막 중 최상층 감광막을 제외한 각각의 감광막의 종류 및 두께는 상기 절연막 식각 공정시 상 기 개구부를 통하여 상기 절연막이 서로 다른 단차를 가지고 노출될 수 있도록 식각 선택비를 고려하여 결정 되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
청구항 5
제1항에 있어서, 상기 절연막 식각 단계에서,
RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 및 ICP(Inductive coupled plasma) 중 어느 하나의 장비를 이용한 건식 식각 공정을 수행하는 것을 특징으로 하는 전계효과 트랜지스터 의 제조 방법.
청구항 6 제5항에 있어서,
상기 건식 식각 공정에서 CF4 가스, CF4 가스 및 CHF3 가스의 혼합 가스 또는 CF4 가스 및 O2 가스의 혼합 가 스 중 어느 하나를 사용하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
청구항 7
제 1항에 있어서, 상기 절연막 식각 단계에서,
BOE(Buffered Oxide Etch) 용액을 이용한 습식 식각 공정을 수행하는 것을 특징으로 하는 전계효과 트랜지스
터의 제조 방법.
청구항 8
제1항에 있어서, 상기 전계전극 패턴 형성 단계에서,
전자빔 리소그라피를 이용하여 상기 전계전극 패턴을 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제 조 방법.
청구항 9 제1항에 있어서,
상기 다층의 감광막은 PMMA/PMGI/Copolymer/PMMA 또는 ZEP/PMGI/Copolymer/ZEP의 조합으로 이루어진 것을 특 징으로 하는 전계효과 트랜지스터의 제조 방법.
청구항 10 반도체 기판;
상기 반도체 기판의 일측에 형성되는 소스 오믹 금속층;
상기 반도체 기판의 타측에 형성되는 드레인 오믹 금속층;
상기 소스 오믹 금속층과 상기 드레인 오믹 금속층 사이의 반도체 기판 상부에 형성되는 게이트 전극;
상기 소스 오믹 금속층, 상기 드레인 오믹 금속층 및 상기 게이트 전극을 포함하는 반도체 기판 상부에 형성 되는 절연막; 및
상기 절연막 상부에 형성되는 복수의 전계전극;
을 포함하되, 각각의 전계전극 하부의 절연막의 두께는 상이한 것을 특징으로 하는 전계효과 트랜지스터.
청구항 11 제10항에 있어서,
상기 절연막은 실리콘 질화물, 실리콘 산화물, HfO2, BCB 및 다공성 실리카 박막 중 적어도 하나를 포함하는 것을 특징으로 하는 전계효과 트랜지스터
청구항 12 제10항에 있어서,
상기 절연막의 종류 및 두께는 절연막 식각 공정시 이용되는 다층의 감광막 중 최상층 감광막을 제외한 각각 의 감광막의 식각률 및 상기 절연막의 식각률을 고려하여 결정되는 것을 특징으로 하는 전계효과 트랜지스터.
명 세 서 기 술 분 야
본 발명은 트랜지스터에 관한 것으로서, 특히 별도의 리소그라피 공정과 그에 따른 추가적인 공정을 필요로 [0001]
하지 않고, 전계전극 하부의 절연막의 두께를 다르게 할 수 있는 전계효과 트랜지스터 및 그 제조 방법에 관 한 것이다.
배 경 기 술
도 1a 내지 도 1e는 종래 기술에 따른 전계효과 트랜지스터의 제조 방법을 나타낸 도면이다.
[0002]
도 1a에 도시된 바와 같이, 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC) 및 반절연 갈륨비소 [0003]
(GaAs) 등을 포함하는 반도체 기판(10) 상에 활성층(11) 및 캡층(12)을 차례로 형성한다. 예를 들면, 알루미 늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 HEMT(High Electron Mobility Transistor) 소자의 경우, 활성층(11)은 갈륨나이트라이트 버퍼층(Buffer)과 알루미늄갈륨나이트라이드 베리 어층(Barrier)으로 구성되며, 캡층(12)은 갈륨나이트라이드(GaN)층으로 구성된다.
도 1b에 도시된 바와 같이, 소스?드레인 오믹 금속층(13)이 형성될 영역을 소스?드레인 패턴으로 정의한 후, [0004]
캡층(120) 상부에 오믹 금속을 증착하고, RTA(Rapid Thermal Annealing) 등을 거쳐 소스?드레인 오믹 금속층 (13)을 형성한다. 예를 들면, 갈륨나이트라이드(GaN)계열의 화합물 반도체를 이용한 HEMT 소자의 제작 공정에 서는 오믹 금속으로서, 소정의 두께로 Ti막, Al막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용되고, 기 타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작 공정에서는 오믹 금속으로서, 소정의 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용된다.
도 1c에 도시된 바와 같이, 오믹 공정이 완료된 캡층(12) 상에 감광막을 도포하고, 광리소그라피 또는 전자빔 [0005]
리소그라피 등을 이용하여 티형 홀(15a)을 구비한 게이트 패턴(14a, 14b, 14c)을 형성한다. 여기서, 게이트 패턴(14a, 14b, 14c)은 게이트 전극의 저항을 증가시키지 않고 게이트 폭을 축소시켜 티형의 게이트 전극을 제작하는 데 사용된다.
도 1d에 도시된 바와 같이, 티형 홀(15a)을 통해 노출된 캡층(12)을 식각하는 게이트 리쎄스 공정을 수행하여 [0006]
게이트 금속이 증착될 게이트 리쎄스 영역(15b)을 형성한다. 여기서, 게이트 리쎄스 공정은 화합물 반도체를 이용한 HEMT, MESFET 등의 소자를 제작하는 데, 가장 중요한 공정 단계로서 일반적으로 전류를 측정하면서 이 루어지고, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 복수의 단계로 수행된다. 게이트 리쎄스 공정 은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행되고, 이때 갈륨비소(GaAs) 계열의 화합물 반도체 소자에 적용되 는 H3PO4, H2O2 및 H2O 등이 적정 비율로 혼합된 인산계 용액 등을 포함하는 다양한 습식 식각 용액을 이용하 여 진행된다.
도 1e에 도시된 바와 같이, 게이트 패턴(14a, 14b, 14c) 상에 게이트 금속을 증착하고, 리프트 오프 공정을 [0007]
통하여 게이트 패턴(14a, 14b, 14c)을 제거한 후, 티형 게이트 전극(16)을 형성한다. 예를 들면, 갈륨나이트 라이드(GaN)계열의 화합물 반도체를 이용한 HEMT 소자의 제작 공정에서는 Ni막 및 Au막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극(16)을 형성하고, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET 등의 소자 제작에서는 Ti막, Pt막 및 Au막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극 (16)을 형성한다.
도 1f에 도시한 바와 같이, 게이트 전극(16)을 형성한 후, 소스?드레인 오믹 금속층(13) 및 티형 게이트 전극 [0008]
(16)을 포함하는 캡층(12) 상에 절연막(17)을 증착하고, 도 1g에 도시한 바와 같이 전계전극 형성을 위한 리 소그라피 공정을 수행하여 전계전극 패턴(18)을 형성한다.
도 1h에 도시한 바와 같이 전계전극 형성을 위한 전계전극 패턴(18)에 금속을 증착한 후, 리프트-오프 공정을 [0009]
수행하여 전계전극 패턴(18)을 제거하고, 복수의 전계전극(19)을 형성한다. 이 경우, 복수의 전계전극(19)에 대해서 전계전극(19) 하부의 절연막(17)의 두께는 일정 두께로 고정된다. 만약, 각각의 전계전극(19) 하부의 절연막(17)의 두께를 조절하는 경우, 각각의 전계전극(19)에 대해서 별도의 마스크 패턴이 필요하며, 그에 따 른 리소그라피 공정, 식각 공정, 금속증착 및 리프트 오프 공정이 수반된다.
상술한 바와 같이, 종래의 전계전극을 포함하는 전계효과 트랜지스터 및 그 제조 방법은, 전계전극을 제작하 [0010]
는 데 있어서 게이트와 드레인 영역의 전계를 감소시켜 피크치를 감소시킬 수 있고, 고주파 성능을 유지하면 서 게이트 누설전류를 감소시켜 높은 항복전압을 얻을 수 있으며, 가리움 효과 (Shielding Effect)로 게이트 와 드레인 사이의 캐패시턴스를 감소시킬 수 있는 효과를 기대할 수 있다. 이로 인해, 고전압 및 고전류에서 구동이 가능한 전력 소자를 제작할 수 있다.
그러나, 전계전극을 포함하는 전계효과 트랜지스터의 경우, 한 기판 상에서 전계전극 하부의 절연막의 두께는 [0011]
일반적으로 고정되고, 절연막의 두께를 조절하기 위해서 각 전계전극마다 별도의 마스크 패턴을 필요로 하며, 각각의 마스크 패턴마다 리소그라피 공정, 식각 공정, 메탈증착 및 리프트 오프 공정이 반복되어야 한다.
예를 들면, GaN, GaAs 및 InP 등을 포함하는 화합물 반도체를 이용하여 제작되는 HEMT 소자의 경우, 소스와 [0012]
드레인 사이에 게이트 이외에 한 개 또는 여러 개의 전계전극을 제작하고 있고, 전계전극을 형성하기 위한 마 스크 패턴을 이용하여 제작된 전계전극에서는 한 기판 상에 전계전극 하부의 절연막의 두께가 일반적으로 고 정되며, 각각의 전계전극마다 전계전극 하부의 절연막의 두께를 조절하기 위해서 각각의 전계전극마다 별도의 마스크 패턴을 필요로 하고, 각각의 마스크 패턴마다 리소그라피 공정, 식각 공정, 메탈증착 및 리프트 오프 공정이 반복되어야 한다.
따라서, 종래의 전계전극을 포함하는 전계효과 트랜지스터의 제조 방법의 경우, 동일한 소자에 대해 전계전극 [0013]
하부의 절연막 두께를 다르게 적용할 수 없다. 설령, 여러 전계전극 하부의 절연막의 두께를 달리할 수 있다 하더라도, 각각의 전계전극마다 별도의 마스크 패턴이 필요하고, 각각의 마스크 패턴마다 리소그라피 공정, 식각 공정, 메탈증착 및 리프트 오프 공정이 반복되어야 한다. 이로 인해 제조 공정 단가가 높아지고, 생산성 이 저하되는 문제점이 발생한다.
발명의 내용 해결하려는 과제
본 발명은 상기의 문제점을 해결하기 위해 창안된 것으로서, 별도의 리소그라피 공정과 그에 따른 추가적인 [0014]
공정을 필요로 하지 않고, 전계전극 하부의 절연막의 두께를 다르게 할 수 있는 전계효과 트랜지스터 및 그 제조 방법을 제공하는 데 그 목적이 있다.
과제의 해결 수단
이를 위하여, 본 발명의 제1 측면에 따르면, 본 발명에 따른 전계효과 트랜지스터의 제조 방법은, 반도체 기 [0015]
판 상부에 소스, 드레인 및 게이트 전극을 형성하는 주요 전극 형성 단계; 상기 소스, 드레인 및 게이트 전극 을 포함하는 반도체 기판 상부에 절연막을 증착하는 절연막 증착 단계; 상기 절연막 상부에 다층의 감광막을 증착하고 패터닝하여 개구부의 노출층이 서로 다른 다층의 전계전극 패턴을 형성하는 전계전극 패턴 형성 단 계; 상기 전계전극 패턴을 식각마스크로 이용한 절연막 식각 공정을 수행하여 서로 다른 단차를 가지는 절연 막을 형성하는 절연막 식각 단계; 및 상기 전계전극 패턴을 이용하여 금속층을 증착하고, 리프트 오프 (Lift- off) 공정을 수행하여 상기 서로 다른 단차를 가지는 절연막 상부에 전계전극을 형성하는 전계전극 형성 단계 를 포함한다.
본 발명의 제2 측면에 따르면, 본 발명에 따른 전계효과 트랜지스터는, 반도체 기판; 상기 반도체 기판의 일 [0016]
측에 형성되는 소스 오믹 금속층; 상기 반도체 기판의 타측에 형성되는 드레인 오믹 금속층; 상기 소스 오믹 금속층과 상기 드레인 오믹 금속층 사이의 반도체 기판 상부에 형성되는 게이트 전극; 상기 소스 오믹 금속층, 상기 드레인 오믹 금속층 및 상기 게이트 전극을 포함하는 반도체 기판 상부에 형성되는 절연막; 및 상기 절연막 상부에 형성되는 복수의 전계전극을 포함하되, 각각의 전계전극 하부의 절연막의 두께는 상이한 것을 특징으로 한다.
발명의 효과
본 발명에 따르면, 여러 개의 전계전극을 포함하는 전계효과 트랜지스터에서 각각의 전계전극 하부의 절연막 [0017]
의 두께를 조절하여 전계전극 하부의 절연막 특성을 조절할 수 있고, 이에 따라 각각의 전계전극에 다양한 바 이어스를 인가할 수 있도록 하여 소자의 파괴전압 특성을 향상시킬 수 있으며, 고전압 구동시 높은 출력을 얻 을 수 있는 전력소자를 제작할 수 있다.
또한, 여러 개의 전계전극 제작시 별도의 추가적인 마스크를 필요하지 않으므로, 생산성을 향상시킬 수 있고, [0018]
종래보다 균일하고 재현성 높은 우수한 성능의 트랜지스터들을 제작할 수 있다.
도면의 간단한 설명
도 1a 내지 도 1e는 종래 기술에 따른 전계효과 트랜지스터의 제조 방법을 나타낸 도면, [0019]
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 전계효과 트랜지스터의 제조 방법을 나타낸 도면이다.
발명을 실시하기 위한 구체적인 내용
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작 [0020]
용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 전계효과 트랜지스터의 제조 방법을 나타낸 도면이다.
[0021]
도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 활성층(21) 및 캡층(22)을 순차적으로 형성하고, 도 2b에 [0022]
도시한 바와 같이, 소스?드레인 오믹 금속층(Ohmic Metal Layer)(23)이 형성될 영역을 소스?드레인 패턴으로 정의한 후, 오믹 금속을 증착하고, RTA(Rapid Thermal Annealing) 등을 거쳐 소스?드레인 오믹 금속층(23)을
형성한다. 여기서, 갈륨나이트라이드(GaN)계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 제작 공정에서는 오믹 금속으로서, 소정의 두께로 Ti막, Al막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용될 수 있고, 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작 공정에서는 오믹 금속으로서, 소정의 두께로 AuGe 막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용될 수 있으며, RTA(Rapid Thermal Annealing) 공정을 거 쳐 소스?드레인 오믹 금속층(13)이 형성될 수도 있다.
다음으로 도 2c에 도시된 바와 같이, 오믹 공정이 완료된 캡층(22) 상에 감광막을 도포하고, 광리소그라피 또 [0023]
는 전자빔 리소그라피 등을 이용하여 티형 홀(25a)을 구비한 게이트 패턴(24a, 24b, 24c)을 형성한다.
도 2d에 도시된 바와 같이, 티형 홀(25a)을 통하여 노출된 캡층(220)을 식각하는 게이트 리쎄스(Recess) 공정 [0024]
을 수행하여 게이트 금속이 증착될 게이트 리쎄스 영역(25b)을 형성한다. 게이트 리쎄스 공정은 화합물 반도 체를 이용한 HEMT, MESFET 등의 소자에 있어서 가장 중요한 공정 단계로서, 일반적으로 전류를 측정하면서 이 루어지고, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 복수의 단계로 수행될 수 있다. 게이트 리쎄 스 공정은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행될 수도 있고, 이때 갈륨비소(GaAs) 계열의 화합물 반도체 소자에 적용되는 H3PO4, H2O2 및 H2O 등이 적정 비율로 혼합된 인산계 용액 등을 포함하는 다양한 습식 식각 용액을 이용하여 진행된다.
도 2e에 도시된 바와 같이, 게이트 패턴(24a, 24b, 24c) 상에 게이트 금속을 증착하고, 리프트 오프 공정을 [0025]
통하여 게이트 패턴(24a, 24b, 24c)을 제거하고, 티형 게이트 전극(26)을 형성한다. 예를 들면, 갈륨나이트라 이드(GaN)계열의 화합물 반도체를 이용한 HEMT 소자의 제작 공정에서는 Ni막 및 Au막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극(26)을 형성하고, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET 등의 소자 제작에서는 Ti막, Pt막 및 Au막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극 (26)을 형성한다.
도 2f에 도시된 바와 같이, 게이트 전극(26)을 형성한 후, 소스?드레인 오믹 금속층(23) 및 게이트 전극(26) [0026]
을 포함하는 캡층(22) 상부에 단층 또는 다층의 절연막(27)을 증착한다. 여기서, 절연막(27)은 실리콘 질화물, 실리콘 산화물, BCB 및 기타 다공성 실리카 박막 등과 같은 물질로 구성될 수 있고, 화합물 반도체 기판의 표면을 보호한다.
그리고, 절연막(27)의 종류 및 두께는 후술하는 절연막(27)의 식각 공정에서 식각마스크로 사용되는 전계전극 [0027]
패턴(28a, 28b, 28c)을 구성하는 다층의 감광막들 중 최하층 및 그 위층 감광막의 식각률과 절연막(27)의 식 각률을 고려하여 결정될 수 있다. 즉, 후술하는 절연막(27)의 식각 공정에서 반도체 기판(20)의 표면이 노출 되지 않고, 전계전극 패턴(28a, 28b, 28c)의 최하층 또는 그 위층의 감광막이 노출된 영역에서 그 감광막들이 식각되어 절연막이 노출될 수 있도록 조절되어야 한다.
도 2g에 도시된 바와 같이, 절연막(27) 상에 다층의 감광막을 코팅한 후, 개구부(29a, 29b, 29c)의 노출층이 [0028]
서로 다른 전계전극 패턴(28a, 28b, 28c)을 형성한다. 본 발명의 일실시예에 따르면 3개의 전계전극을 제작하 는 경우, 3단 이상의 전계전극 패턴(28a, 28b, 28c)이 요구된다. 자세하게는, 전계전극 패턴(28a, 28b, 28c) 은 개구부(29a, 29b, 29c)의 노출층이 각각 절연막(27), 최하층 감광막(28a) 및 최하층 감광막 위의 감광막 (28b)인 다층의 감광막 패턴으로서, 전자빔 리소그라피를 이용하여 전계전극 패턴(28a, 28b, 28c)을 제작하는 경우, PMMA/PMGI/Copolymer/PMMA 또는 ZEP/PMGI/Copolymer/ZEP 등 여러 가지 다층의 감광막층 조합을 이용할 수 있다. 이때, 최하층(이하, '제1 감광막'이라 함)(28a) 및 그 위층의 감광막(이하, '제2 감광막'이라 함)(28b)은 반도체 기판(20) 위의 단층 또는 다층의 절연막 식각 공정시 제1 감광막(28a) 및 제2 감광막(28 b)이 노출된 영역에서 절연막(27)이 모두 노출될 수 있도록 식각 선택비를 고려하여 종류 및 두께를 선택할 필요가 있다.
도 2h에 도시된 바와 같이, 전계전극 제작을 위한 전계전극 패턴(28a, 28b, 28c)을 식각마스크로 이용한 절연 [0029]
막 식각 공정을 수행하여 절연막(270)이 서로 다른 깊이를 갖도록 한다.
절연막 식각 공정은 건식 식각의 경우, RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive [0030]
Ion Etching) 및 ICP(Inductive coupled plasma) 등의 장비에서 수행될 수 있고, 습식 식각의 경우 BOE(Buffered Oxide Etch) 용액 등을 이용하여 수행될 수 있다.
도 2i에 도시한 바와 같이, 전계전극 제작을 위한 전계전극 패턴(28a, 28b, 28c)을 이용하여, 전계전극을 위 [0031]
한 금속층을 증착하고, 리프트 오프(Lift-off) 공정을 수행하여 복수의 전계전극(30a, 30b, 30c)을 제작한다.
따라서, 본 발명의 일실시예에서는 각각의 전계전극(30a, 30b, 30c) 하부의 절연막(27)의 두께를 조절하여 전 [0032]
계전극 하부의 절연막 특성을 조절할 수 있고, 이에 따라 각각의 전계전극에 다양한 바이어스를 인가할 수 있 도록 하여 소자의 파괴전압 특성을 향상시킬 수 있으며, 고전압 구동시 높은 출력을 얻을 수 있는 전력소자를 제작할 수 있다.
또한, 복수의 전계전극(30a, 30b, 30c) 제작시 별도의 추가적인 마스크가 필요하지 않으므로, 생산성이 향상 [0033]
되고, 기존의 공정보다 균일하고, 재현성 있게 우수한 성능의 트랜지스터들을 제작할 수 있다.
본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구 [0034]
범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
부호의 설명
20: 반도체 기판 21: 활성층 [0035]
22: 캡층 23: 소스?드레인 오믹 금속층 24a, 24b, 24c: 게이트 패턴 25a: 티형 홀
25b: 게이트 리쎄스 영역 26: 게이트 전극
27: 절연막 28a, 28b, 28c: 전계전극 패턴 29a, 29b, 29c: 개구부 30a, 30b, 30c: 전계전극
