(19) 대한민국특허청(KR) (12) 공개특허공보(A)
(11) 공개번호 10-2009-0061416 (43) 공개일자 2009년06월16일 (51) Int. Cl.
H03M 1/12 (2006.01)
(21) 출원번호 10-2007-0128423 (22) 출원일자 2007년12월11일 심사청구일자 2007년12월11일
(71) 출원인
한국전자통신연구원
대전 유성구 가정동 161번지 (72) 발명자
박봉혁
대전 유성구 어은동 한빛아파트 109동 1402호 이승식
대전광역시 유성구 전민동 엑스포아파트 106동 707호
(뒷면에 계속) (74) 대리인
유미특허법인 전체 청구항 수 : 총 8 항
(54) 플래시 아날로그 디지털 변환 장치 및 방법 (57) 요 약
플래시 아날로그 디지털 변환기는 전압 레벨이 각각 다른 복수의 기준 전압과 아날로그 입력 신호의 차를 각각 증폭한 복수의 제1 신호의 윈도우를 정해진 크기만큼 증가시켜 출력한다. 그리고 출력된 신호를 디지털 신호로 인코딩한다. 이렇게 하면, 복수의 프리앰프의 각 출력 신호의 윈도우의 크기가 커지므로, 복수의 프리앰프 각각 의 서로 다른 지연 값에 의해 발생하는 데이터 에러율을 줄일 수 있다.
대 표 도 - 도1
(72) 발명자 최상성
대전 유성구 하기동 545 매봉마을 1단지아파트 10 4동 1301호
구자현
서울 노원구 상계9동 상계주공아파트 1209동 1002 호
김석기
서울 강남구 도곡2동 삼성타워팰리스F동 505호
이 발명을 지원한 국가연구개발사업 과제고유번호 2006-S-071-02
부처명 정보통신부 및 정보통신연구진흥원 연구사업명 IT성장동력기술개발
연구과제명 초고속 멀티미디어 전송 UWB 솔루션 개발 주관기관 한국전자통신연구원
연구기간 2007.03.01~2008.02.29
특허청구의 범위 청구항 1
복수의 기준 전압을 발생시키는 기준 전압 발생부,
아날로그 입력 신호와 상기 복수의 기준 전압의 차를 각각 증폭하여 출력하는 복수의 프리앰프,
상기 복수의 프리앰프의 출력 신호의 윈도우를 일정 크기만큼 각각 증가시켜 출력하는 복수의 윈도우 확장부, 그리고
상기 복수의 윈도우 확장부의 출력 신호를 인코딩하여 디지털 신호를 출력하는 인코더 를 포함하는 플래시 아날로그 디지털 변환 장치.
청구항 2 제1항에 있어서,
상기 복수의 윈도우 확장부는 각각.
대응하는 프리앰프의 출력 신호를 지연시켜 출력하는 지연기, 그리고
상기 대응하는 프리앰프의 출력 신호와 상기 지연기의 출력 신호를 연산하여 상기 인코더로 출력하는 논리 소자 를 포함하며,
상기 일정 크기는 상기 지연기의 지연 크기인 플래시 아날로그 디지털 변환 장치.
청구항 3 제2항에 있어서,
상기 지연기는 각각 직렬로 연결된 복수의 인버터로 구성되는 인버터 지연 체인을 포함하는 플래시 아날로그 디 지털 변환 장치.
청구항 4 제2항에 있어서,
상기 논리 소자는 논리곱 게이트인 플래시 아날로그 디지털 변환 장치.
청구항 5
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 복수의 윈도우 확장부의 출력 신호의 버블 에러를 제거하여 상기 인코더로 출력하는 버블 에러 제거부 를 더 포함하는 플래시 아날로그 디지털 변환 장치.
청구항 6
아날로그 신호를 디지털 신호로 변환하는 방법에 있어서, 서로 다른 레벨을 가지는 복수의 기준 전압을 발생시키는 단계,
상기 아날로그 신호와 상기 복수의 기준 전압을 각각 비교하여 복수의 제1 신호를 출력하는 단계,
상기 복수의 제1 출력 신호의 윈도우의 크기를 정해진 크기만큼 증가시킨 복수의 제2 신호를 출력하는 단계, 그 리고
상기 복수의 제2 신호를 디지털 신호로 인코딩하는 단계 를 포함하는 방법.
청구항 7
제6항에 있어서,
상기 복수의 제2 신호를 인코딩하기 전에, 상기 복수의 제2 신호의 버블 에러를 제거하는 단계 를 더 포함하는 방법.
청구항 8 제6항에 있어서,
상기 복수의 제1 신호는 상기 아날로그 신호와 상기 복수의 기준 전압의 차를 각각 증폭한 신호인 방법.
명 세 서
발명의 상세한 설명 기 술 분 야
본 발명은 플래시 아날로그 디지털 변환 장치(ADC: Analog to Digital Converter) 및 방법에 관한 것이다.
<1>
본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된
<2>
것이다[과제관리번호: 2006-S-071-02, 과제명: 초고속 멀티미디어 전송 UWB 솔루션 개발].
배 경 기 술
일반적으로, 아날로그 디지털 변환기는 아날로그 신호를 디지털 신호로 변환시키는 장치로서, 디스플레이 장치,
<3>
컴퓨터, 가전기기 및 통신 시스템 등과 같은 광범위한 분야에서 사용되고 있다. 특히, 최근에는 멀티미디어 서 비스의 대중화에 따라 영상 신호 처리 분야에서 그 중요성이 높아지고 있다.
현재 사용되고 있는 아날로그 디지털 변환기 중 고속 처리에 적합한 플래시 아날로그 디지털 변환기는 서로 다
<4>
른 레벨을 갖는 다수의 기준 전압과 아날로그 입력 신호와의 차를 증폭하여 출력하고, 출력된 신호를 인코딩하 여 디지털 신호로 출력하고 있다. 이때, 서로 다른 레벨을 갖는 다수의 기준 전압과 아날로그 입력 신호와의 차 를 증폭하기 위해 복수의 프리앰프를 사용한다. 그런데, 각 프리앰프는 아날로그 입력 신호와 기준 전압과의 차 이에 따라 다른 지연 값을 가진다. 이는 각 프리앰프의 양(positive)의 피드백에 의해서 생기는 지연 값이며, 각각의 지연 값에 의해 각 프리앰프의 출력 신호는 고속 동작 시에 정확한 지점에서의 데이터 검출을 어렵게 하 여 데이터 에러율을 증가시킨다.
발명의 내용
해결 하고자하는 과제
본 발명이 해결하고자 하는 기술적 과제는 복수의 프리앰프의 지연 값의 변화에 의해 발생하는 데이터 에러율을
<5>
감소시킬 수 있는 플래시 아날로그 디지털 변환 장치 및 방법을 제공하는 것이다.
과제 해결수단
본 발명의 한 실시 예에 따른 플래시 아날로그 디지털 변환기는 기준 전압 발생부, 복수의 프리앰프, 복수의 윈
<6>
도우 확장부, 그리고 인코더를 포함한다. 기준 전압 발생부는 복수의 기준 전압을 발생시킨다. 복수의 프리앰프 는 아날로그 입력 신호와 상기 복수의 기준 전압의 각 기준 전압의 차를 증폭하여 출력한다. 복수의 윈도우 확 장부는 상기 복수의 프리앰프의 출력 신호의 윈도우를 일정 크기만큼 각각 증가시켜 출력한다. 그리고 인코더는 상기 복수의 윈도우 확장부의 출력 신호를 인코딩하여 디지털 신호를 출력한다.
본 발명의 다른 한 실시 예에 따르면, 아날로그 신호를 디지털 신호로 변환하는 방법이 제공된다. 이 방법은,
<7>
서로 다른 레벨을 가지는 복수의 기준 전압을 발생시키는 단계, 상기 아날로그 신호와 상기 복수의 기준 전압을 각각 비교하여 복수의 제1 신호를 출력하는 단계, 상기 복수의 제1 출력 신호의 윈도우의 크기를 정해진 크기만 큼 증가시킨 복수의 제2 신호를 출력하는 단계, 그리고 상기 복수의 제2 신호를 디지털 신호로 인코딩하는 단계 를 포함한다.
효 과
본 발명의 실시 예에 의하면, 복수의 프리앰프의 출력 신호의 윈도우를 증가시킴으로써, 고속 동작 시 발생하는
<8>
데이터 에러율을 줄일 수 있다.
발명의 실시를 위한 구체적인 내용
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지
<9>
식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현 될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위 해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재
<10>
가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이제 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기에 대하여 도면을 참고로 하여 상세하게 설명한
<11>
다.
도 1은 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기를 개략적으로 나타낸 블록도이고, 도 2는 본
<12>
발명의 실시 예에 따른 플래시 아날로그 디지털 변환기의 동작을 나타낸 흐름도이며, 도 3은 도 1에 도시된 윈 도우 확장부의 일례를 나타낸 도면이다. 도 1에서는 (n+1) 비트의 플래시 아날로그 디지털 변환기를 도시하였다.
도 1에 도시한 바와 같이, 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기(100)는 기준 전압 발생부
<13>
(110), 기준 클럭 발생부(120), 증폭부(130), 래치부(140), 신호 처리부(150), 버블 에러 제거부(160) 및 인코 더(170)를 포함한다.
도 2를 보면, 기준 전압 발생부(110)는 서로 다른 레벨을 갖는 복수의 기준 전압(Vref1, Vref2, …, Vrefn)을 발
<14>
생시키는 기능을 수행한다(S210). 이러한 기준 전압 발생부(110)는 다수의 저항(R1-Rn)이 직렬로 연결된 저항열 로 이루어진 분압 회로로 구성될 수 있다.
기준 클럭 발생부(120)는 아날로그 디지털 변환 시에 사용되는 기준 클럭(CLK)을 발생시켜 복수의 프리앰프
<15>
(1301, 1302, …, 130n)로 각각 출력한다(S220).
증폭부(130)는 복수의 프리앰프(1301, 1302, …, 130n)를 포함하며, 각 프리앰프(1301, 1302, …, 130n)는 외부로
<16>
부터 인가되는 아날로그 입력 신호(Vin)와 기준 전압 발생부(110)에 의해 발생된 각 기준 전압(Vref1, Vref2,
…, Vrefn)의 차를 증폭하고, 기준 클럭 발생부(120)에서 발생된 기준 클럭에 동기되어 증폭된 신호(C1, C2, …, Cn)를 출력한다(S230).
래치부(140)는 복수의 래치(1401, 1402, …, 140n)를 포함하며, 각 래치(1401, 1402, …, 140n)는 각 프리앰프
<17>
(1301, 1302, …, 130n)의 출력 신호(C1, C2, …, Cn)를 래치하고 신호 처리부(150)로 출력한다(S240). 즉, 각 래치(1401, 1402, …, 140n)는 기준 클럭(CLK)에 응답하여 각 프리앰프(1301, 1302, …, 130n)의 출력 신호(C1, C2, …, Cn)를 래치하였다가 출력한다.
신호 처리부(150)는 복수의 윈도우 확장부(1501, 1502, …, 150n)를 포함하며, 각 윈도우 확장부(1501, 1502,
<18>
…, 150n)는 각 래치(1401, 1402, …, 140n)의 출력 신호(C1, C2, …, Cn)의 윈도우를 정해진 크기만큼 증가시켜 출력한다(S250). 그러면, 각 래치(1401, 1402, …, 140n)의 출력 신호(C1, C2, …, Cn)간의 윈도우의 크기 차이의 비가 줄어들어, 데이터 에러율을 줄일 수가 있다.
이러한 윈도우 확장부(1501, 1502, …, 150n)는 도 3과 같이 구성될 수 있다. 도 3에서는 복수의 윈도우 확장부
<19>
(1501, 1502, …, 150n) 중 하나의 윈도우 확장부(1501)만을 도시하였다.
도 3을 보면, 윈도우 확장부(1501)는 인버터 지연 체인(1521) 및 논리곱 게이트(이하, OR 게이트라 함)(1541)를
<20>
포함한다. 인버터 지연 체인(1521)은 대응하는 래치(1401)의 출력 신호(C1)를 인버터 지연 체인(1521)의 지연 시 간만큼 지연시킨 신호(C1_D)를 출력한다. OR 게이트(1541)는 래치(1401)의 출력 신호(C1)와 인버터 지연 체인 (1521)의 출력 신호(C1_D)를 논리곱 연산한 신호(C1_OUT)를 인코더(170)로 출력한다.
구체적으로, 래치(1401)의 출력 신호(C1)가 “0"인 구간에서는 OR 게이트(1541)의 두 입력단으로 모두 "0"이 입
<21>
력되므로, OR 게이트(1541)의 출력 신호는 "0"이 된다. 그리고 래치(1401)의 출력 신호(C1)가 "1"인 구간에서는 OR 게이트(1541)의 두 입력단 중 하나의 입력단으로는 "1"이 입력되므로, OR 게이트(1541)의 출력 신호는 무조건
"1"이 된다. 이때, OR 게이트(1541)의 다른 입력단으로 인버터 지연 체인(1521)의 지연 크기만큼 "0"이 입력된 후, "1"이 입력되므로, OR 게이트(1541)의 출력 신호는 인버터 지연 체인(1521)의 지연 크기만큼 출력 신호의 윈 도우가 증가한다.
다시, 도 1 및 도 2를 보면, 버블 에러 제거부(160)는 복수의 윈도우 확장부(1501, 1502, …, 150n)에 의해 정해
<22>
진 크기만큼 윈도우가 증가된 각 래치(1401, 1402, …, 140n)의 출력 신호(C1, C2, …, Cn)로부터 버블 에러 (bubble error)를 제거하여 출력한다(S260). 버블 에러는 각 래치(1401, 1402, …, 140n)의 출력 신호(C1, C2,
…, Cn)의 경계 지점 부근에서 "1"과 "0"이 불규칙하게 섞여 것을 의미하며, 버블 에러의 발생은 인코딩 시에 정확한 디지털 코드로 출력할 수 없게 한다.
인코더(170)는 버블 에러 제거부(160)의 출력 신호를 인코딩하여 디지털 신호로 출력한다(S270).
<23>
도 4는 본 발명의 실시 예에 따른 프리앰프 및 데이터 확장부의 출력 신호를 나타낸 도면이다. 도 4에서는 도 1
<24>
에 도시된 복수의 프리앰프(1301, 132, …, 130n) 중 입력 신호(Vin)와 기준 전압의 차가 가장 큰 프리앰프 (1301)와 입력 신호(Vin)와 기준 전압의 차가 가장 작은 프리앰프(130n)만을 도시하였으며, 각 프리앰프(1301, 130n)의 출력 신호를 입력받는 두 개의 데이터 확장부(1501, 150n)를 도시하였다.
도 4에 도시된 바와 같이, 프리앰프(1301, 130n)는 외부로부터 인가되는 입력 신호(Vin)와 기준 전압(Vref1,
<25>
Vrefn)의 차에 따라서 다른 지연 값(D1, Dn)을 가진다. 즉, 프리앰프(1301)로 입력되는 기준 전압(Vref1)이 프리 앰프(130n)로 입력되는 기준 전압(Vrefn)보다 작으므로, 프리앰프(1301)의 지연 값(D1)이 프리앰프(130n)의 지연 값(Dn)보다 작다. 이로 인하여, 프리앰프(1301)의 출력 신호(C1)의 윈도우의 크기(T1)와 프리앰프(130n)의 출력 신호(Cn)의 윈도우의 크기(T2)의 차이가 많이 발생하게 된다.
구체적으로, 인코더(170)는 입력 신호가 "1"인 구간만을 처리하도록 설계되어 있다. 즉, 인코더(170)가 논리합
<26>
게이트(도면 미도시)를 포함한다고 가정하면, 논립합 게이트의 입력단으로 입력되는 신호 예를 들면, 프리앰프 (1301, 130n)의 출력 신호(C1, Cn)가 동시에 "1"이 되는 구간에서만 출력 신호로 "1"을 출력한다. 따라서, 프리 앰프(130n)의 출력 신호(Cn)의 지연 값이 크면, 지연 값에 해당하는 구간 동안에는 인코더(170)의 출력 신호로
"0"이 출력되므로, 데이터 에러율이 증가된다.
그런데, 본 발명의 실시 예와 같이, 신호 처리부(150)의 데이터 확장부(1501, 150n)는 대응하는 프리앰프(1301,
<27>
130n)의 출력 신호(C1, Cn) 즉, 대응하는 래치(1401, 140n)의 출력 신호(C1, Cn)의 윈도우의 크기(T1, T2)를 정해 진 크기(M)만큼 증가시켜 출력하면, 정해진 크기(M)만큼 프리앰프(1301, 130n)의 출력 신호(C1, Cn)가 "1"이 되 는 구간이 늘어나게 되므로, 인코더(170)에서 좀 더 정확한 시간에 프리앰프(1301, 130n)의 출력 신호(C1, Cn)를 입력받을 수 있다.
예를 들어, D1이 200ps이고, Dn이 300ps이며, T1이 200ps이고, T2가 100ps이며, M이 100ps라고 가정하면, 데이
<28>
터 확장부(1501, 150n)가 없는 경우, 출력 신호(C1, Cn)의 윈도우의 크기(T1, T2)의 비는 2:1이 된다. 그러나, 본 발명의 실시 예와 같이 데이터 확장부(1501, 150n)가 있는 경우, 정해진 크기(M)만큼 출력 신호(C1, Cn)가
"1"이 되는 구간이 늘어나게 되어, 출력 신호(C1, Cn)의 윈도우의 크기(T1', T2')의 비는 3:2가 된다. 따라서,
본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기(100)는 고속 동작 시에 발생할 수 있는 데이터 에러 율을 데이터 확장부(1501, 150n)가 없는 경우에 비해 줄일 수 있다.
본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예
<29>
의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으 며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니
<30>
고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
도면의 간단한 설명
도 1은 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기를 개략적으로 나타낸 블록도이고,
<31>
도 2는 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기의 동작을 나타낸 흐름도이고,
<32>
도 3은 도 1에 도시된 윈도우 확장부의 일례를 나타낸 도면이고,
<33>
도 4는 본 발명의 실시 예에 따른 프리앰프 및 데이터 확장부의 출력 신호를 나타낸 도면이다.
<34>
도면 도면1
도면2
도면3
도면4
