A 900 MHz RFID Receiver with an Integrated Digital Data Slicer

(1)

ISSN 1226-3133 (Print)․ISSN 2288-226X (Online)

디지털 데이터 슬라이서가 집적된 900 MHz 대역의 RFID 수신단 A 900 MHz RFID Receiver with an Integrated Digital Data Slicer

조영아․김동현․김남형․이재성

Younga Cho․Dong-Hyun Kim․Namhyung Kim․Jae-Sung Rieh 요 약

본 논문에서는 0.11μm CMOS 공정을 이용한 900 MHz 대역의 RFID 통신 수신단을 제안한다. 본 RFID 수신단은 포락 선 검출기와 저역 통과 필터, 비교기와 D-플립플롭, 그리고 디지털 블록의 클록을 공급하기 위한 발진기가 집적된 형태 이며, 저전력으로 구동하도록 설계하여 수동 RFID 통신용 태그에 적합하게 하였다. 본 수신단은 종래의 아날로그 데이터 슬라이서가 아닌 디지털 데이터 슬라이서를 사용함으로써 전력 소모를 줄였다. 클록의 주파수는 1.68 MHz이고, 소비 전력은 5 μW이며, 제작된 회로의 크기는 측정 패드를 제외하고 325 μm×290 μm이다.

Abstract

In this paper, a receiver has been developed in a 0.11-μm CMOS technology for 900 MHz RFID communication system applications. The receiver is composed of an envelope detector, a low-pass-filter, a comparator, D flip-flops, as well as an oscillator to provide the clock for digital blocks. The receiver is designed for low power consumption, which would be suitable for passive RFID tags. In this circuit, a digital data slicer was employed instead of the conventional analog data slicer in order to reduce the power consumption. The clock frequency is 1.68 MHz and the circuit operates with a power consumption as small as 5 μW. The chip size is 325 μm×290 μm excluding the probing pads.

Key words: RFID Tag, 900 MHz, Receiver, Digital Data Slicer



「이 논문은 2011년도 정부(미래창조과학부)의 재원으로 한국연구재단의 지원을 받아 수행된 연구임(No.2011-0020128).」

고려대학교 전기전자공학과 (School of Electrical Engineering, Korea University)

․Manuscript received October 22, 2014 ; Revised December 12, 2014 ; Accepted December 22, 2014. (ID No. 20141022-12S)

․Corresponding Author: Jae-Sung Rieh (e-mail: [email protected])

Ⅰ. 서 론

최근 RFID (Radio Frequency Identification) 기술은 스마 트 태그라고 불리면서 바코드를 대체할 기술로 많은 관 심을 받고 있다^[1]. RFID 시스템은 보통 리더와 태그로 구 성되며, 리더와 태그가 주고받는 데이터는 호스트를 통하 여 네트워크에 연동된다. 연동된 네트워크를 통하여 다양 한 응용 서비스가 제공될 수 있으며, 이를 통해 새로운 시 장이 형성될 것으로 전망된다^[2]. 예를 들어, 기존의 바코

드를 대체하여 네트워크와 연동하여 상품에 대한 관리를 지능화함으로써, 유통 및 물류 산업에서의 혁신을 선도할 것으로 기대할 수 있다^[3]. RFID 기술은 현재 교통카드나 출입용 태그 등에 널리 활용되고 있으며, 유통 산업, 물류 산업 등의 분야에도 그 응용이 확대되고 있다. 최근에는 산업 분야뿐만 아니라, 다양한 분야에서의 응용에 대한 연구도 활발하게 진행되고 있다. 예를 들어, RFID 태그의 소형 경량 특성은 환자의 몸에 칩을 부착, 이를 통한 실시 간 바이오 데이터 송수신에도 적용될 수 있어, 최근 부상

(2)

하는 헬스 케어 분야에서도 활용이 활발하게 이루어질 수 있을 것으로 보인다^[4].

RFID 기술의 사용 주파수 대역은 크게 LF, HF, UHF 대역으로 나눌 수 있다. 모든 주파수 대역은 각각의 고유 한 특성을 지니고 있으며, 그 특성에 따라 응용 분야가 달 라질 수 있다. 그 중, UHF 대역인 900 MHz 대역은 다른 RFID 주파수 대역에 비해 비교적 전송거리가 길다는 장 점이 있기 때문에, 상대적으로 긴 전송거리 특성이 요구 되는 분야에 널리 활용되고 있다. 이러한 900 MHz 대역 에서는 능동 RFID 통신보다는 수동 RFID 통신방식이 많 이 사용되는 특성을 보인다.

본 논문에서는 0.11 μm CMOS 공정을 이용하여 900 MHz 대역의 수동 RFID 통신을 위한 수신단의 설계 및 측정 결과에 관하여 기술하였다.

Ⅱ. 회로 설계

900 MHz 대역의 RFID 통신을 위한 수신단의 블록 다 이어그램은 그림 1과 같다. 수신단은 포락선 검출기와 저 역 통과 필터, 비교기와 D-플립플롭, 그리고 발진기로 구 성되어 있다. 포락선 검출기는 트랜지스터의 비선형성을 이용하여 입력된 RF 신호의 포락선을 검출한다. 검출된 포락선은 저역 통과 필터를 통과시켜 얻은 평균 값과 함께 비교기의 입력이 된다. 비교기와 D-플립플롭은 연동되어 데이터 슬라이서로 동작하고, 이는 종래에 수신기에 사용 되는 아날로그 데이터 슬라이서에 비해서 저전력으로 구 동할 수 있다는 장점이 있다. 발진기는 링 발진기의 구조 를 사용함으로써 전력 소모가 적도록 설계하였다. 발진기 의 출력신호는 수신단 내의 디지털 블록과 더불어 전체 RFID 시스템의 디지털 블록의 클록으로 사용할 수 있다.

그림 1. 수신단의 전체 블록 다이어그램 Fig. 1. Block diagram of receiver.

그림 2. 포락선 검출기의 회로도 Fig. 2. Envelope detector circuit.

수신단에 입력된 RF 신호는 포락선 검출기를 거쳐 데이 터 슬라이서를 통해 최종 신호로 출력된다. 개별 회로에 대한 상세 설명은 다음과 같다.

2-1 포락선 검출기

제안된 RFID 수신단에 포함된 포락선 검출기의 회로 도는 그림 2와 같다. 트랜지스터의 비선형성을 이용하여 입력된 RF 신호의 포락선을 검출하는데, 이 때 MOS 트 랜지스터의 게이트-소스 바이어스가 문턱 전압이 되도록 게이트에 바이어스 전압을 인가하여 트랜지스터의 비선 형성을 최대로 키워준다. 또한, 플리커 잡음(Flicker noise) 의 영향을 줄이기 위해 PMOS 트랜지스터를 사용하였다.

추가적으로 900 MHz의 반송파(carrier) 신호를 제거하기 위해 저항과 커패시터로 이루어진 저역 통과 필터를 집 적시켰다. 본 설계에서는 추가적인 극점을 얻기 위하여 두 개의 커패시터를 사용하였다.

저역 통과 필터의 입력 임피던스가 충분히 크므로 저 역 통과필터의 입력 노드는 개방되었다고 볼 수 있고, 그 림 2의 포락선 검출기의 회로도는 그림 3과 같이 등가회 로로 나타낼 수 있다. 이 때, 포락선 검출기의 입력

_은 다음과 같이 나타낼 수 있다.

_ _cos (1)

트랜지스터의 드레인에 걸리는 전압을 ^라고 했 을 때, 커패시터에 흐르는 전류는

(3)

그림 3. 포락선 검출기의 등가 회로도 Fig. 3. Equivalent circuit of envelope detector.

그림 4. 포락선 검출기에 사용된 트랜지스터의 전류-전압 곡선

Fig. 4. I-V curve of transistor in envelope detector.

그림 5. 포락선 검출기의 동작 Fig. 5. Operation of envelop detector.

_

_



 ^  _ ₍₂₎ 와 같이 나타낼 수 있다. 이 때, 트랜지스터는 입력 신호

에 따라 값이 변하는 저항 성분으로 볼 수 있는데, 이를 이용하여 입력되는 RF 신호의 포락선을 검출할 수 있다.

트랜지스터의 등가 저항 값을 라고 했을 때, 그림 4 에 의하여 다음과 같이 나타낼 수 있다.

__{ }

_

_{ }

(3)

이 때, RFID 통신에서의 RF 입력 신호의 범위는 20 dBm 이내이다. 안테나의 전력 손실과 경로 손실을 고려 하면, 포락선 검출기의 입력 범위가 1.3 V 이내이므로, 식 (3)은 piecewise linear 모델에 의하여 다음과 같이 근사치 를 구할 수 있다.

^^^{≈ }≈ ∞ ^^{ }_{ }^{ } ^_^ (4)

또한, 드레인에 흐르는 전류는

__{ }



 _ _{ }

(5) 이고, 이 전류는 식 (2)의 커패시터에 흐르는 전류와 같다.

_

_ _{ }

^_sin_  _′ (6)

식 (6)의 미분방정식을 풀면, 다음과 같은 ^의 식 을 얻을 수 있다.

_ _{ }

  ^_^

_^_^

^cos^^{  }^_ sin_

 ₍₇₎

식 (7)은 값을 대입하여 아래의 식 (8)과 같이

_의 값을 구할 수 있다. 식 (8)의 신호는 저역 통과 필터를 통과하면 다음과 같은 포락선 검출기의 최종 출 력을 얻을 수 있다.

(4)

_ 









__

 ^_^

^_^ 

_cos__{  }

__

 sin_

_{ } _{ }  _

_cos_ _{ } _{ }  _ (8)

_{  } ^_{ }_{ }



_ ^





^{  }^{ }^^^^^^^^^^^^^^^

 





⁽⁹⁾

이러한 포락선 검출기의 동작은 그림 5와 같이 나타낼 수 있다.

2-2 디지털 데이터 슬라이서

수신단 내에서 비교기와 D-플립플롭은 연동되어 데이 터 슬라이서로 동작한다. 디지털 데이터 슬라이서의 구조 는 그림 6과 같다. 본 연구의 디지털 데이터 슬라이서의 자세한 동작은 그림 7과 같이 나타낼 수 있다. 본 데이터 슬라이서 내의 비교기는 디지털 비교기로써, 아날로그 입 력 신호인 검출된 포락선과 기준 값을 비교하여 0과 1의 디지털 신호를 출력한다. 이때 출력 데이터가 1일 경우에 는 동작에 큰 문제가 없지만, 출력 데이터가 0일 경우에 는 매 클록마다 1로 리셋이 되는 현상이 나타난다(그림 7.

VCOMP의 신호). 이를 해결하기 위하여 1/2 주기 이내로 지 연된 클록을 이용하여 원하는 데이터를 다시 표본화하여 야 한다. 따라서 비교기의 출력을 기준 클록보다 1/3 주기 늦춰진 클록으로 다시 표본화하며, 이 표본화는 D-플립플 롭에서 이루어진다(그림 7. V^OUT의 신호). 또한, 아날로그 회로와 달리 디지털 회로의 동작에는 추가적인 클록이 필요하므로 수신단 내에 클록을 위한 발진기 회로가 포 함되어야 한다. 그러나, 디지털 데이터 슬라이서에 필요 한 클록은 전체 RFID 시스템의 디지털 블록에서 사용하 는 클록과 동일하므로 클록 발생에 따른 추가 전력 소모 는 없으며, 한편, 디지털 데이터 슬라이서의 전력소모는 아날로그 데이터 슬라이서에 비해 월등히 작으므로, 전체 RFID 시스템의 소비 전력이 줄어드는 효과를 얻을 수 있다.

전력 소모에서의 장점을 정량적으로 분석하기 위해 본 연구에서는 아날로그 데이터 슬라이서와 디지털 데이터 슬라이서의 동작 주파수에 따른 전력 소모 비교를 위한 모의실험을 진행하였다. 아날로그 데이터 슬라이서는 일 반적으로 사용되는 전통적인 구조의 2단 연산증폭기를

그림 6. 디지털 데이터 슬라이서의 회로도 Fig. 6. Schematic of the digital data slicer.

그림 7. 디지털 데이터 슬라이서의 동작 그래프 Fig. 7. The graph of the digital data slicer operation.

그림 8. 아날로그 데이터 슬라이서의 회로도 Fig. 8. Schematic of the analog data slicer.

(5)

20 30 40 50 60 0

20 40 60 80 100 120

Power consumption (uW)

Frequency (MHz)

P(analog) P(digital)

그림 9. 동작 주파수에 따른 아날로그 데이터 슬라이서

와 디지털 데이터 슬라이서의 전력 소모 경향 Fig. 9. A power consumption trend of analog data slicer

and digital data slicer to follow operation frequen- cies.

사용하였고, 그 회로도는 그림 8과 같다. 디지털 데이터 슬라이서의 클록은 데이터를 충분히 표본화하기 위해 전 송 속도의 10배로 인가하였다. 일반적으로 디지털 회로의 주파수에 따른 전력 소모량은 선형적으로 증가하지만, 아 날로그 회로의 경우는 트랜지스터의 크기에 따라 이득이 나 대역폭 등의 성능이 복합적으로 결정되므로, 전력 소 모에 대한 너비와 길이의 최적점을 찾을 필요가 있다. 따 라서 트랜지스터 크기를 변화시키며 모의실험을 진행하 였으며, 이 때, 이득과 대역폭이 서로 다른 아날로그 회로 의 전력 소모에 대한 공정한 비교를 위하여, 연산 증폭기 의 단위 이득 주파수에 따른 전력 소모량을 추출하였다.

그림 9는 아날로그 데이터 슬라이서와 디지털 데이터 슬 표 1. 다른 RFID 수신단과의 비교

Table 1. Comparison with other RFID receiver.

참고문헌 RFID carrier 주파수 Data rate 클록

주파수 사용 공정 변조 방식 VDD 전력 소모

본 연구 900 MHz 100 kbps 1.68 MHz 0.11 CMOS ASK 1 V 5 μW

(simulation)

[7] 32.56 MHz 106 kbps - 0.18 CMOS BPSK - 360 μW

[8] 900 MHz 150 kbps - 0.35 CMOS ASK 1.5 V 14 μW

[9] 869 MHz, 2.45 GHz - - CMOS ASK, PSK 1.5 V 16.7 μW

라이서의 데이터 전송 속도에 따른 전력 소모 경향을 보 여준다. 모의실험을 통해 비교한 결과, 아날로그 데이터 슬라이서와 디지털 데이터 슬라이서의 전력 소모에 대한 경향은 그림 9와 같이 나타났다. 그림 9에서 볼 수 있듯 이, 디지털 데이터 슬라이서는 전력 소모가 동작 주파수 에 비례하여 선형적으로 증가하는 반면, 아날로그 데이터 슬라이서는 동작 주파수가 높아질수록 전력 소모의 증가 율이 기하급수적으로 늘어난다. 이와 같이 디지털 데이터 슬라이서는 아날로그 데이터 슬라이서보다 전력 소모가 적다는 장점이 있지만, 클록과 동기화되어 동작하기 때문 에 아날로그 데이터 슬라이서보다 출력신호의 지연이 크 다. 따라서 빠른 처리 속도를 요구하는 시스템에서는 디 지털 데이터 슬라이서를 사용하는 것이 부적합할 수도 있다. 그러나 본 연구와 같이 저전력 특성에 주안점을 둔 RFID 시스템에는, 디지털 데이터 슬라이서를 사용하는 것이 적합하다. 또한, 표 1을 통해 선행된 연구의 RFID 수 신단과 비교하였을 때, 기존의 구조와 달리 디지털 데이 터 슬라이서가 집적된 본 연구의 수신단의 전력 소모가 적은 것을 알 수 있다.

2-3 발진기

본 수신단에 포함된 발진기의 구조는 3단 링 발진기이 며, 회로도는 그림 10과 같다. RFID 시스템에서는 일반적 으로 전력 소모가 적은 링 발진기 구조를 많이 사용하여 클록 신호를 얻는다. 본 발진기는 중심부의 MOS 트랜지 스터 외에 소스 축퇴(source degeneration) 트랜지스터를 이용하여 중심부의 트랜지스터에 흐르는 전류를 줄임으 로써 회로의 전력 소모를 줄였다. 또한, 본 발진기는 제안

(6)

그림 10. 발진기의 회로도 Fig. 10. Oscillator circuit.

된 RFID 수신단 내의 디지털 데이터 슬라이서의 동작을 위하여, 기준 출력 신호와 더불어 1/3 주기 지연된 신호도 출력하도록 하였다. 본 수신기 내의 발진기는 1.92 MHz 의 주파수에서 ±25 % 이내의 오차를 목표로 설정하여 설 계하였다.

Ⅲ. 측정 결과

본 연구에서는 개별회로에 대한 측정은 별도로 수행하 지 않았으며, 집적된 RFID 수신단에 대한 측정을 수행하 였다. 본 수신단의 측정을 위한 입력 신호는 상용 신호 발 생기를 이용하여 생성되었다. RFID의 신호와 유사한 신 호를 입력하기 위해서 100 kHz로 변조된 900 MHz의 신 호를 사용하였다. 측정을 위해 인가된 신호는 그림 7의 모의실험의 입력으로 사용된 신호와 유사하다. 측정된 수 신단의 최종 출력 신호는 그림 11과 같으며, 본 수신단은 차동 출력을 갖는다.

수신단 내부에 포함된 발진기의 측정된 출력 신호는 그림 12와 같으며, 발진 주파수는 1.68 MHz로 추출되었 다. 발진기의 출력은 내부적으로 디지털 회로의 클록으로 사용되며, 수신단 내부에 집적된 디지털 데이터 슬라이서 의 동작을 위해 필요한 1/3 주기 지연된 신호(CK^D_B)가 기 준 출력 신호(CK^B)와 더불어 출력되는 것도 그림 12에서 확인할 수 있다. 본 발진기의 출력은 본 수신단이 포함된 전체 RFID 시스템의 디지털 블록에 전달될 수 있다. 전체

그림 11. 수신단의 최종 출력 파형(DIN, DIN_B) Fig. 11. Final output signal of receiver(DIN, DIN_B).

그림 12. 발진기의 출력 파형(CKB, CKD_B) Fig. 12. Output signal of oscillator(CKB, CKD_B).

그림 13. 제작된 RFID 수신단의 칩 사진 Fig. 13. Chip photo of fabricated RFID receiver.

(7)

회로는 1 V의 V^DD에서 동작하였으며, 모의실험 상에서 수신단의 전력소모는 5 μW이다. 제작한 칩에는 수신단 외의 회로가 집적되어 있어 따로 수신단의 전력 소모만 을 별도로 측정하는 데에는 어려움이 있었다. 본 연구의 수신단의 크기는 측정 패드를 제외하고, 325 μm×290 μ m이며, 제작된 칩 사진은 그림 13과 같다.

Ⅳ. 결 론

본 논문에서는 0.11 μm CMOS 공정을 기반으로 900 MHz 대역의 RFID 통신을 위한 수신단을 설계 및 제작하 였다. 제안된 RFID 통신용 수신단은 디지털 데이터 슬라 이서를 사용함으로써 종래의 수신기와 비교하여 전력 소 모를 줄이도록 설계하였다. 본 연구의 제안된 디지털 데 이터 슬라이서는 종래에 많이 사용되는 아날로그 데이터 슬라이서에 비해 저주파에서 동작할 때 전력 소모가 작 다는 장점이 있다. 모의실험을 통해 비교한 결과, 본 연구 에서 사용된 100 kbps의 데이터 전송속도에서 본 연구의 디지털 데이터 슬라이서는 아날로그 데이터 슬라이서가 소모하는 전력의 3.4 %의 전력만을 소모하는 것을 알 수 있었다. 따라서 디지털 데이터 슬라이서가 집적된 본 수 신기는 저전력으로 구동이 가능하여 수동 RFID 통신에 적합하다. 이러한 수신기는 900 MHz 대역의 RFID 수동 통신 시스템을 이용하는 다양한 응용 분야에 적용될 수 있을 것으로 전망된다.

References

[1] Medeiros et al., "Passive UHF RFID tag for airport suit- case tracking and identification", in Antennas and Wi- reless Propagation Letters, vol. 10, pp.123-126, Mar.

2011.

[2] 정재영, 박찬원, 염경환, "UHF 대역 RFID 리더 반송 파 누설 억압 연구", 한국전자파학회논문지, 22(4), pp.

489- 499, Apr. 2011.

[3] K. Finkenzeller, RFID Handbook, Second Edition, John Wiley & Sons, 2003.

[4] Anastasis C. Plycarpou, George Gregoriou, Loizos Pa- paloziou, and etc., "A healthcare application based on passive UHF RFID technology", Proceedings of the 5th European Conference on Antennas and Propagation (EU- CAP), pp. 2814-2818, Apr. 2011.

[5] Kang, Leblebici, CMOS Digital Integrated Circuits Ana- lysis and Design, Third Edition, McGraw Hill, 2005.

[6] Ali Beirami, Mohammad Takhi, and Hossein Shamsi,

"Extracting trade-off boundaries of CMOS two-stage op- amp using particle swarm optimization", International Symposium on Signal, Circuits and Systems, pp.1-4, Jul.

2009.

[7] Jong-Wook Lee, Duong Huynh Thai Vo, Quoc-Hung Huynh, and Sang Hoon Hong, "A fully integrated HF- band passive RFID tag IC using 0.18-um CMOS tech- nology for low-cost security applications", IEEE Tran- sactions on Industrial Electronics, vol. 58, no. 6, Jun.

2011.

[8] Jong-Wook Lee, Bomson Lee, "A long-range UHF-band passive RFID tag IC based on high-Q design approach", IEEE Transaction on Industrial Electronics, vol. 56, no.

7, Jul. 2009.

[9] Udo Karthaus, Martin Fischer, "Fully integrated passive UHF RFID transponder IC with 16.7-uW minimum RF input power", IEEE Journal of Solid-state Circuits, vol.

38, no. 10, Oct. 2003.

(8)

조 영 아

2013년 2월: 숭실대학교 정보통신전자공 학과 (공학사)

2013년 3월～현재: 고려대학교 전기전자 공학과 석사과정

[주 관심분야] RFID, RF 및 아날로그 집 적회로

김 동 현

2008년 2월: 고려대학교 전기전자전파공 학부 (공학사)

2010년 8월: 고려대학교 전기전자공학과 (공학석사)

2010년 8월～현재: 고려대학교 전기전자 공학과 박사과정

[주 관심분야] RF/아날로그 회로 및 시스 템

김 남 형