수치해석을 이용한 팬 아웃 웨이퍼 레벨 패키지의 휨 경향 및 신뢰성 연구
이미경1·정진욱2·옥진영2·좌성훈1,†
1서울과학기술대학교 NID 융합기술대학원, 2주식회사 하나마이크론
Numerical Analysis of Warpage and Reliability of Fan-out Wafer Level Package
Mi Kyoung Lee,Jin Wook Jeoung, Jin Young Ock and Sung-Hoon Choa1,†
1Graduate School of NID Fusion Technology, Seoul National University of Science and Technology, 232 Gongneung-ro, Nowon-gu, Seoul 139-743, Korea
2R&D Center New Product Development team, HANA Micron Inc, Seongnam-Si, Korea (2014년 3월 7일 접수: 2014년 3월 24일 수정: 2014년 3월 26일 게재확정)
초 록: 최근 모바일 응용 제품에 사용되는 반도체 패키지는 고밀도, 초소형 및 다기능을 요구하고 있다. 기존의 웨이
퍼 레벨 패키지(wafer level package, WLP)는 fan-in 형태로, I/O 단자가 많은 칩에 사용하기에는 한계가 있다. 따라서 팬 아웃 웨이퍼 레벨 패키지(fan-out wafer level package, FOWLP)가 새로운 기술로 부각되고 있다. FOWLP에서 가장 심각 한 문제 중의 하나는 휨(warpage)의 발생으로, 이는 FOWLP의 두께가 기존 패키지에 비하여 얇고, 다이 레벨 패키지 보다 휨의 크기가 매우 크기 때문이다. 휨의 발생은 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미친다. 본 연구에서는 FOWLP 의 휨의 특성과 휨에 영향을 미치는 주요 인자에 대해서 수치해석을 이용하여 분석하였다. 휨을 최소화하기 위하여 여러 종류의 epoxy mold compound (EMC) 및 캐리어 재질을 사용하였을 경우에 대해서 휨의 크기를 비교하였다. 또한 FOWLP 의 주요 공정인 EMC 몰딩 후, 그리고 캐리어 분리(detachment) 공정 후의 휨의 크기를 각각 해석하였다. 해석 결과, EMC 몰딩 후에 발생한 휨에 가장 영향을 미치는 인자는 EMC의 CTE이며, EMC의 CTE를 낮추거나 Tg(유리천이온도)를 높임 으로서 휨을 감소시킬 수 있다. 캐리어 재질로는 Alloy42 재질이 가장 낮은 휨을 보였으며, 따라서 가격, 산화 문제, 열전 달 문제를 고려하여 볼 때 Alloy 42 혹은 SUS 재질이 캐리어로서 적합할 것으로 판단된다.
Abstract: For mobile application, semiconductor packages are increasingly moving toward high density, miniaturization, lighter and multi-functions. Typical wafer level packages (WLP) is fan-in design, it can not meet high I/O requirement.
The fan-out wafer level packages (FOWLPs) with reconfiguration technology have recently emerged as a new WLP technology. In FOWLP, warpage is one of the most critical issues since the thickness of FOWLP is thinner than traditional IC package and warpage of WLP is much larger than the die level package. Warpage affects the throughput and yield of the next manufacturing process as well as wafer handling and fabrication processability. In this study, we investigated the characteristics of warpage and main parameters which affect the warpage deformation of FOWLP using the finite element numerical simulation. In order to minimize the warpage, the characteristics of warpage for various epoxy mold compounds (EMCs) and carrier materials are investigated, and DOE optimization is also performed. In particular, warpage after EMC molding and after carrier detachment process were analyzed respectively. The simulation results indicate that the most influential factor on warpage is CTE of EMC after molding process. EMC material of low CTE and high Tg (glass transition temperature) will reduce the warpage. For carrier material, Alloy42 shows the lowest warpage. Therefore, considering the cost, oxidation and thermal conductivity, Alloy42 or SUS304 is recommend for a carrier material.
Keywords: Fan-out package, Wafer level package, Numerical simulation, Warpage, Reliability
1. 서 론
최근 휴대폰, PDA, 노트 PC 등의 모바일 기기 제품에 사용되는 반도체 패키지의 시장은 초소형, 초박형, 고성
능 및 다기능을 요구하고 있다. 이러한 요구에 따라 현재 반도체 시장에서는 다양한 패키지 기술들이 개발 중에 있 으며 CSP (chip scale package)1), TSV (through silicon via)2), POP (package on package)3)기술 등이 연구되고 있다. 특
†Corresponding author E-mail: [email protected]
© 2014, The Korean Microelectronics and Packaging Society
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히 가격 경쟁력이 높은 웨이퍼 레벨 패키지(wafer level package, WLP)는 기존의 칩 단위의 와이어 본딩이나 몰 딩을 하는 패키지 공정을 서서히 대체하고 있는 실정이 다.4-8) 그러나 현재 사용 중인 WLP는 패키지 I/O (input/
output) 단자를 모두 칩 안쪽에 배치시키는 소위 fan-in 방 식이다. Fan-in 방식의 WLP는 I/O 단자가 많은 칩에 사 용하기에는 한계가 있다. 가령 반도체 칩의 크기가 작아 질수록 솔더볼의 크기와 피치를 줄여야 하고 그러면 솔 더볼 크기의 한계 및 공정의 한계로 인하여 표준화된 볼 레이아웃(ball layout)을 사용하지 못하게 되는 문제가 발 생한다. 또한 솔더볼의 크기가 너무 작아지다 보면 솔더 볼을 접합하는 공정에서 접합력이 저하되어 접촉 불량을 야기하는 문제도 발생한다. 이러한 문제점을 해결하기 위 한 방법으로서 패키지 I/O 단자를 칩 바깥쪽에도 배치시 킴으로써 칩의 크기가 작아지더라도 표준화된 볼 레이아 웃을 그대로 사용할 수 있고, 고집적화(high I/O count and high density)가 가능한 팬 아웃 웨이퍼 레벨 패키지(fan- out wafer level package, FOWLP)가 개발되고 있다.6-8) FOWLP의 장점은 초소형 및 초박형화가 가능하며, 집적 도 향상으로 전기적 성능이 우수하다. 또한 열 방출 면에 서도 우수한 장점을 갖고 있다고 알려져 있으며, 3D (3- dimensional) 패키지로의 적용이 용이하다는 장점도 갖고 있다.8)특히 고가의 PCB 기판을 사용하지 않기 때문에 가격적인 경쟁력도 높은 패키지이다. 비록 패키지의 크 기가 약간 커지기는 하지만 기존의 리드 프레임(lead frame) 패키지나 라미네이트(laminate) 패키지에 비하여 크기가 작기 때문에 고성능을 위한 I/O 수의 증가로 인해 생기는 여러 가지 문제를 해결할 수 있는 반도체 패키지 로 최근에 많이 부각되고 있다.
한편 웨이퍼 레벨 패키지는 공정이 줄어드는 것으로 인 한 비용 절감이라는 장점을 가지고 있지만, 웨이퍼 레벨 공정을 진행하는 과정에서 즉 패키지 웨이퍼의 휨 (warpage)이 기존의 칩 단위의 패키지보다 더 많이 발생하 여 핸들링이 어렵다는 단점을 가지고 있다.9,10) 특히 200 mm (8 inch) 혹은 300 mm (12 inch)의 WLP 공정을 진 행하는 과정에서의 휨의 발생은 수 mm로서 매우 크며11), 이러한 휨은 웨이퍼 핸들링 공정과 후속 공정의 진행을 어렵게 하며, 궁극적으로는 수율에 많은 영향을 미치게 된 다. 가령 FOWLP 공정에서는 EMC (epoxy mold compound) 몰드 웨이퍼 위에 재배선층(redistribution layer, RDL) 공정 이 추가되는데, 웨이퍼의 휨이 과도하게 발생하게 되면 RDL 공정의 진행이 불가능하거나, RDL 층의 박리 (delamination) 혹은 파괴가 발생한다.12-15)현재 WLP 기술 에서는 EMC 등의 재료 개발로 휨을 최소화하는 방법 등 이 거론되고 있지만, FOWLP에 사용되는 몰딩 EMC 가 격이 기존의 EMC에 비하여 매우 고가이고, 웨이퍼 레벨 패키지 자체의 휨의 크기가 매우 크기 때문에 휨에 대한 문제 해결이 시급한 상황이다. 특히 FOWLP 공정 중에 발생하는 휨으로 인하여 칩의 파손, 후 공정의 어려움 및
핸들링 등의 문제 들이 아직 완전히 해결되지 못하고 있
다.10-12) 패키지의 휨은 일반적으로 공정 중의 온도에 따
라서 다양하게 발생된다. 즉 EMC 몰딩 과정에서 큐어링 (curing)과 냉각 공정 중에 발생하며, 또한 솔더를 리플로 우(reflow)하는 과정 중에도 발생한다.13-16)특히 FOWLP 의 경우 캐리어(carrier)를 분리한 후에 발생하는 EMC 몰 드 웨이퍼 패키지의 휨이 매우 중요하다.10,16)휨이 발생하 는 이유는 사용된 패키지 재료들의 열팽창계수(CTE, the coefficient of thermal expansion)의 차에 의하여 발생된 열 응력 때문이다. 패키지의 휨 현상은 패키지의 구조, 패키 지 재료들의 물성 및 공정 조건에 좌우된다.17-18) 따라서 적절한 패키지 재료의 선택과 패키지 구조가 필요하다.12) 본 논문에서는 FOWLP 패키지에 대하여 휨의 경향을 수치해석을 이용하여 분석하였다. 휨에 영향을 미치는 주 요 인자에 대해서 연구하고 휨을 최소화하기 위해, 여러 종류의 EMC 및 다양한 재질의 캐리어(carrier)를 사용하 여 휨의 경향을 예측하였다. 또한 FOWLP의 주요 공정, 즉 EMC 큐어링 공정과 캐리어 분리 과정 후에 발생하는 휨과 응력을 해석하였다. 이를 통하여 휨 현상 메커니즘 과 이를 제어하기 위한 중요 인자를 이해함으로써 휨 현 상을 최소화 하고자 하였다.
2. Fan-out 웨이퍼 레벨 패키지 및 공정 Fig. 1은 fan-in 패키지와 fan-out 패키지를 비교한 모식 도이다. Fan-out 패키지는 실리콘 칩과 EMC로 구성되어 있으며, EMC 위에 RDL과 솔더볼을 직접 형성시킴으로 서 기존에 사용되었던 PCB가 필요 없으며, 따라서 패키 지를 더 얇게 만들 수 있는 장점이 있다. FOWLP의 공정 방법 및 순서가 Fig. 2에 나타나 있다. 우선 캐리어 웨이퍼 에 adhesive tape 또는 thermal release tape를 부착한 후 pick-and-place 공정을 이용하여 단일 실리콘 칩을 adhesive tape가 붙어 있는 캐리어 상단에 재배열(reconfiguration) 시 킨다. 칩을 재배열한 후에는 EMC 몰딩 공정 시에 칩이 움 직이는 것을 방지하기 위하여 고온으로 pre-baking을 진행 한다. 이후에는 EMC를 몰딩하기 위하여 고온으로 온도 를 상승시킨 후 EMC를 캐리어 웨이퍼 위에 도포 한다.
Fig. 1. Schematic drawing of fan-in & fan-out package.
몰딩 온도는 EMC의 종류에 따라 달라지며 대체적으로 약 120oC~170oC에서 몰딩을 진행한다. EMC를 고온에서 도포한 후 상온으로 온도를 내리면, 캐리어 위로 EMC가 몰딩된다. 다음 공정은 캐리어 웨이퍼를 분리하는 공정 이다. EMC가 몰딩 된 후 다시 고온으로 온도를 올리게 되면 EMC와 캐리어 웨이퍼 사이의 adhesive tape에서 기 포가 발생되면서 캐리어와 EMC가 분리 된다. 그 후 몰 드 웨이퍼 위에 재배선층을 형성한다. 재배선층은 기존 의 패키지들에 비하여 looping 자유도를 높여주기 때문에 패키지 및 칩을 적층하게 될 경우 여러 가지 장점이 있다.
최종적으로 재배선 층 위에 솔더볼을 형성하고 레이저로 마킹(marking) 공정 후, 다이싱(dicing)하게 되면 개별 패 키지가 완성 된다.
3. 해석 모델 및 조건 3.1. 유한요소 모델링
본 논문에서는 FOWLP의 각 공정에 사용될 재료들, 특 히 EMC 및 캐리어가 휨에 어떠한 영향을 미치는지 이해 하기 위하여 상용 수치 해석 프로그램인 ANSYS 12.1을 사용하여 유한요소 해석(finite element method)을 수행하 였다. 본 논문에서 사용된 수치해석 모델은 adhesive tape 가 접착된 캐리어 위에 실리콘 칩이 정렬되어 있으며, 실 리콘 칩 위로 EMC가 몰딩 되어 있는 구조이다. 캐리어 웨이퍼의 직경은 200 mm (8 inch) 였으며, 두께는 1 mm 이다. Fig. 3은 FOWLP의 개략도를 보여주고 있으며, 실 리콘 칩의 크기는 5×5 mm2 이며, 실리콘 칩과 칩 사이의 간격은 3 mm이고, 두께는 200 m이다. Adhesive tape의 두 께는 58 m이며, EMC의 두께는 500 m로 하였다. 본 논문 에서 사용된 재료들의 상세 치수는 Tabel 1과 같다.
3.2. 유한요소 해석 조건
수치 해석을 위하여, 8 절점 3 차원 요소를 형성하는
Solid 186 및 Shell 281 요소를 사용하였다. 수치해석에 사 용된 모델은 Fig. 4와 같으며 절점(node)의 수는 약 364070, 요소(element)의 수는 146934이다. 사용된 FOWLP 모델은 x,y 방향에 대하여 대칭 구조이므로 1/4 대칭(quarter symmetric)으로 모델링 하였으며 소요되는 시간과 해석 의 용이성을 고려하여 결과의 오차가 크지 않은 조건 하 에서 모델을 단순화 하였다. 변위 경계조건은 전체 모델 의 대칭이 시작하는 부분의 중심점과 z 축 방향의 일부 절 점들을 x,y,z 축으로 모두 구속하여 해석을 수행하였다.
휨 해석 모델에 가해지는 열 하중 조건, 즉 공정 온도조 건은 Fig. 5와 같으며 EMC 몰딩 공정에서는 170oC에서 몰딩한 후 상온 (25oC)으로 온도가 내려간다. 그 후에는 온도를 다시 170oC로 상승시켜 캐리어를 분리시킨 후 다 시 상온으로 내려가게 된다.
패키지 재료에 대해서는 탄성 물성만 고려되었으며, 캐 리어는 현재 사용하고 있거나, 사용이 가능한 후보 재질 Fig. 2. Fabrication process flow of FOWLP.
Fig. 3. Schematic diagram and dimension of FOWLP used in this study.
Fig. 4. Quarter symmetric finite element modelling and geometrical details of FOWLP.
Fig. 5. Temperature profile of EMC molding process and carrier detachment process.
Table 1. Dimension of materials used in this study.
Material Size Thickness (mm)
Carrier ∅ 200 mm 1
Adhesive tape ∅ 200 mm 0.058
Silicon chip 5×5 mm2 0.2
EMC ∅ 200 mm 0.5
로서 Alloy42, 실리콘, SUS304, 알루미늄 (aluminum), 구 리 (copper), 티타늄 (titanium) 등이 사용되었으며, 상세 물 성 값은 Table 2와 Table 3에 각각 나타나있다.7,8,12,32) Alloy42는 일반적으로 리드프레임 재질로 많이 사용되고 있는 42%NiFe 재질을 의미한다. 또한 EMC 재료의 영향 을 파악하기 위하여 현재 사용되고 있는 다양한 EMC 재 질이나, 여러 논문에서 제시하고 있는 대표적인 EMC들 을 선택하여 해석을 진행하였으며, 사용된 EMC의 물성은 Table 4와 같다.7,8,10,16,24,32)본 논문에서 사용된 EMC의 탄성 계수(Young's modulus)는 8.5 GPa에서 23.5 GPa의 값을 갖 고 있으며, CTE 는 α1 기준으로 7 ppm/oC에서 25 ppm/oC, Tg (glass transition temperature, 유리천이 온도)는 115oC에 서 185oC 사이의 값을 갖고 있다.
4. 해석 결과 및 고찰
Fig. 6는 각기 다른 재질의 캐리어들을 사용했을 경우 에 대해서 FOWLP의 휨을 해석한 결과이며, Fig. 7은 FOWLP의 휨의 경향, 즉 warpage contour를 나타내고 있
다. 이때 사용된 EMC는 현재 개발 단계에서 많이 사용 되고 있는 FOWLP용 EMC의 하나인 EMC_D를 사용하 여 해석을 수행하였다. 휨 해석은 170oC에서 EMC 몰딩 한 후 온도가 상온으로 되었을 때의 휨과, 그 웨이퍼를 다 시 170oC의 온도로 올린 상태에서 캐리어를 떼어낸 (detach) 후에 상온으로 온도를 내렸을 때의 휨에 대해서 각각 해석을 수행하였다. 통상적인 칩 레벨의 반도체 패 키지에서는 EMC 몰딩 후 상온으로 내려왔을 때의 패키 지 휨이 매우 중요하다. 그러나 FOWLP에서는 EMC 몰 딩 후의 휨보다는, 캐리어를 떼어낸 후의 웨이퍼 레벨 패 키지의 휨이 후속 공정에 매우 큰 영향을 미치기 때문에 캐리어 분리 후의 휨의 경향을 예측하는 것이 매우 중요 하다. 우선 170oC에서 EMC 몰딩한 후 상온이 되었을 때 의 FOWLP의 휨을 살펴보면, Alloy42 및 실리콘 캐리어 를 제외하고는 모두 위로 볼록한 crying (∩) 형태의 휨이 발생한 것을 알 수 있었다. 본 연구에서는 crying (∩) 형 Table 2. Material properties.
Young’s modulus (GPa)
Poison’s ratio (ν)
CTE (ppm/oC)
Silicon chip 112.4 0.28 2.62
Adhesive tape 0.0028 0.4 205
Table 3. Material properties of different carriers.
Material Young’s modulus (GPa)
Poison’s ratio
CTE (ppm/oC)
Thermal conductivity
(W/mK)
Alloy42 148 0.3 5 11
Silicon 150 0.17 2.9 149
Aluminum 69 0.33 23 237
Copper 117 0.33 17 401
SUS304 193 0.29 17.8 21.5
Titanium 116 0.32 8.6 21.9
Iron 211 0.27 11.8 80.4
Table 4. Material properties of different EMC materials.
Young’s modulus (GPa)
Poison’s ratio
CTE α1 (ppm/oC)
CTE α2 (ppm/oC)
Tg
(oC)
EMC_A 8.5 0.3 25 95 140
EMC_B 17 0.3 7 37 115
EMC_C 20 0.3 11 38 185
EMC_D 22 0.3 7.4 33 160
EMC_E 30 0.3 8 34 145
EMC-F 23.5 0.3 10 44 150
(α1 is the CTE below Tg, α2 is the CTE of above Tg )
Fig. 6. Warpage of FOWLP for various carrier materials using EMC_D material.
Fig. 7. Warpage contour plot for various carrier materials (a) after EMC molding process (b) after carrier detachment process using EMC_D material.
태의 휨을 음의 휨으로 규정하였다. 휨이 제일 많은 발생 한 캐리어는 알루미늄 캐리어였으며, 휨이 제일 적게 발 생하는 캐리어는 Alloy42 캐리어를 사용했을 때이다. 대 략적으로 CTE가 약 8 ppm/oC 이하의 캐리어 재질에서는 smile (∪) 형태의 휨이, 그 이상에서는 crying 형태의 휨 이 발생함을 알 수 있었다. 또한 캐리어의 CTE가 5~12 ppm/oC 사이인 캐리어 사용 시 휨이 최소로 발생됨 을 알 수 있었다. 결론적으로 EMC의 CTE (8 ppm/oC)와 캐리어의 CTE가 비슷할수록 휨의 발생이 최소화됨을 알 수 있었다. 한편 캐리어의 탄성계수가 높을수록 휨이 감 소하였다. 그러나 탄성계수의 영향은 CTE에 비하여 크 지 않았다.
다음은 캐리어를 EMC 웨이퍼로부터 분리한 후 상온으 로 내려왔을 때의 웨이퍼 휨의 해석 결과이다. 캐리어의 재질에 따라서 휨의 크기는 거의 일정하였으며 대략 1.3 mm 이며, 모두 smile (∪) 형태이다. EMC 몰딩한 후 의 휨에 방향과 비교하여 볼 때, 휨의 방향이 반대로 바 뀌었음을 알 수 있다. 캐리어의 재질에 따라서 휨의 크기 에 큰 차이가 없는 이유는 캐리어 분리 과정, 즉 detachment 과정에 기인한다. 즉 몰딩된 웨이퍼를 170oC로 온도를 상 승시키면, EMC와 캐리어 사이의 adhesive tape에 기포가 형성 되면서 EMC 몰딩 웨이퍼와 캐리어는 분리되게 된 다. 분리된 웨이퍼가 상온으로 도달하면서 EMC와 EMC 내부의 실리콘 칩의 CTE 차이에 의하여 웨이퍼는 휘게 된다. 따라서 캐리어를 분리시킨 후의 EMC 몰딩 웨이퍼 의 휨은 캐리어의 영향을 받지 않으며, 대신 EMC와 실 리콘 칩과의 CTE 차이 또는 EMC의 수축에 의한 영향을 받게 된다. 따라서 FOWLP에서는 EMC 물성의 영향이 휨에 매우 중요함을 알 수 있다. Fig. 8은 캐리어 종류에 따라서 실리콘 칩에 걸리는 응력을 계산한 결과이다. 휨
이 가장 많이 발생한 알루미늄 캐리어의 경우 최대 von Mises 응력은 약 112 MPa로서 실리콘 칩의 파괴 응력인 1 GPa 에 비하여 매우 낮다. 또한 캐리어를 분리한 후의 응력도 약 5 MPa로서 매우 낮음을 알 수 있었다. 결론적 으로 FOWLP 공정에서 휨에 의하여 칩이 파괴될 가능성 은 거의 없다고 판단된다. 한편 Fig. 9는 EMC의 몰딩 공 정의 몰딩 온도를 170oC에서 120oC로 낮춘 경우의 FOWLP의 휨의 해석 결과이다. 몰딩 온도를 120oC로 낮 춘 경우 웨이퍼의 휨은 대략 34% 정도 감소함을 알 수 있었다.
Fig. 10은 각기 다른 물성을 갖고 있는 여러 종류의 EMC 재료들을 사용하였을 경우의 FOWLP의 휨 해석 결과이 다. 이때 사용된 기준 캐리어는 SUS304 캐리어이다. 우 선 170oC에서 EMC 몰딩 한 후 상온으로 왔을 때의 휨의 크기를 살펴보면, EMC_E가 휨이 가장 컸으며, EMC_A 가 가장 적은 휨을 보여주고 있다. Fig. 6에서 전술한바와 같이 캐리어의 CTE와 비슷한 CTE를 가진 EMC를 사용 할 경우 휨이 최소로 발생함을 알 수 있다. 즉 SUS304의 CTE (17.8 ppm/oC)와 가장 유사한 값을 갖는 EMC_A (25 ppm/oC)를 사용했을 때 휨이 가장 적게 발생함을 알 수 있다. 한편 EMC의 탄성계수는 휨에는 큰 영향이 없 다. EMC_B와 EMC_E의 경우 CTE의 값은 거의 비슷한 반면(7~8 ppm/oC), 탄성계수는 거의 2 배 차이가 있다. 즉 EMC_B의 탄성계수는 17 GPa, EMC_E의 탄성계수는 30 GPa이다. 탄성계수의 차이에 비하여 휨의 크기는 유 사하며, 따라서 EMC의 탄성계수의 영향은 크지 않음을 Fig. 8. (a) Maximum von Mises stress for different carrier materials
(b) Stress distribution after molding process (c) Stress distribution after carrier detachment process using EMC_D material.
Fig. 9. Effect of EMC molding temperature on warpage using EMC_D material.
Fig. 10. FOWLP warpage for different EMCs using SUS304 carrier.
알 수 있다. 한편 170oC에서 adhesive tape 및 캐리어를 분 리한 후 상온으로 왔을 때의 웨이퍼의 휨의 해석 결과를 보면, EMC_A가 휨이 가장 컸으며, EMC_B가 가장 적은 휨을 보여주고 있다. 즉 CTE가 가장 큰 EMC_A (25 ppm/
oC)의 휨이 가장 컸으며, CTE가 가장 낮은 EMC_B (7 ppm/oC)의 휨이 가장 적다. 전술한 바와 같이 캐리어를 웨이퍼에서 분리했을 때에 발생하는 휨은 EMC와 그 내 부에 있는 실리콘 칩과의 CTE 차이에 의하여 발생된다.
실리콘 칩의 CTE는 2.0 ppm/oC 이다. 따라서 이때에는 실 리콘 칩과 유사한 CTE를 갖는 EMC를 사용하는 것이 휨 을 최소화할 수 있다. 그러나 현실적으로 실리콘 칩과 유 사한 CTE를 갖는 EMC를 개발하는 것은 매우 힘들기 때 문에 EMC의 CTE를 가능한 낮게 하는 것이 필요하다. 결 론적으로 몰딩된 웨이퍼의 휨은 EMC 자체의 물성, 특히 EMC의 CTE에 지배적인 영향을 받음을 알 수 있다. 따라 서 궁극적으로 FOWLP의 휨을 감소시키기 위해서는 CTE가 낮은 EMC를 사용하는 것이 휨에 유리하다. 한편 CTE가 낮은 EMC를 사용하는 것 외에 Tg가 높은 EMC 를 사용하는 방법도 고려할만하다. 통상적으로 EMC의 CTE는 Tg를 기준으로 크게 증가한다. 따라서 EMC 재료 의 Tg가 몰딩 온도 혹은 detachment 온도 보다 높게 되면 Tg 전의 CTE(즉 α1 CTE) 만이 FOWLP의 휨에 영향을 미치기 때문에 Tg를 올림으로서 FOWLP의 휨을 감소시 킬 수 있는 효과가 있다.
한편 실제적으로 FOWLP 공정에 사용하기에 적합한 캐 리어는 산화가 잘 되지 않아야 하며, 열전도율(thermal conductivity)가 높아서 EMC 몰딩 과정 중에서 열이 잘 방 출될 수 있어야 한다. 또한 기계적 강도가 높아야 하며, 가 격이 저렴해야 한다. 따라서 iron 및 구리 등은 산화가 쉽 게 되기 때문에 휨이 비교적 적음에도 불구하고, 캐리어 재질로는 적합하지 않다. 또한 티타늄 재질은 가격이 매우 비싼 단점이 있다. 따라서 SUS 재질이나 Alloy42 재질이 캐리어로 적합할 것으로 판단된다. 단지 Alloy42 재질은 기계적인 강도는 높지만, 열전도율이 낮은 단점이 있다.
수치해석 결과를 검증하기 위하여 실험에 의한 측정 결 과와 수치해석 결과를 비교하였다. Table 5는 휨의 수치 해석 결과와 실험에 의한 휨의 측정 결과를 비교한 데이 터이며, 해석된 warpage contour와 측정 결과의 한 예를 보여주고 있다. 이때 사용된 캐리어는 SUS304이며, EMC 는 EMC_D를 사용하여 해석 및 측정을 수행하였다. 우선
EMC 몰딩 후 상온으로 감소시켰을 때 측정 결과는 약 3 mm로서 해석 결과인 2.2 mm와 비교하여 보았을 때 약 26%의 오차가 발생하였다. 또한 캐리어를 분리시킨 후 웨이퍼의 휨은 측정 결과 약 2 mm이였으며, 해석 결과는 1.3 mm 이였다. 따라서 약 35%의 오차가 발생함을 알 수 있었다. 해석과 측정의 결과의 오차가 발생한 이유는 해 석에 사용된 재료 물성의 부정확성과 웨이퍼 몰딩 공정 및 캐리어 분리 공정에서 발생하는 현상을 해석에서는 정 확히 묘사할 수 없기 때문이다. 즉, EMC 재질의 경우 본 연구에서는 탄성으로 해석하였으나, 실제 열경화성 물질 인 EMC는 온도에 따른 점탄성 거동을 보이기 때문에, 해 석 시 온도에 따른 물성의 변화, 즉 온도 변화에 따른 CTE의 변화를 고려한 점탄성으로 수행되어야 한다.
EMC 물성의 경우 회사의 기밀 사항이라 온도 따른 물성 을 얻을 수가 없었다. 또한 분리 공정, 즉 몰드 웨이퍼 detachment 공정은 고온에서 adhesive tape에 기포가 발생 되고, 이로 인하여 캐리어와 몰드 웨이퍼가 분리되는데, 이때 어느 정도의 힘과 응력이 웨이퍼에 발생하게 되며, 이러한 응력은 웨이퍼의 휨에 영향을 미친다. 그러나 이 러한 응력을 측정하는 것이 불가능하고, 수치적으로 예 측하여 해석에 적용하기 힘들기 때문에, 해석상에서는 이 러한 영향을 고려할 수가 없다. 따라서 측정 결과와 해석 결과에서의 오차가 발생하게 된다. 특히 기존의 칩 레벨 의 휨(수 µm)에 비하여 웨이퍼 레벨의 휨(수 mm)의 정도 가 매우 크기 때문에 재료 물성의 부정확성은 웨이퍼 전 체의 휨의 해석 오차를 크게 발생시킨다. 이러한 점을 고 려하여 볼 때 본 해석에 사용된 수치해석 결과는 어느 정 도 유효하다고 할 수 있다. 한편 캐리어로부터 분리된 몰 딩 웨이퍼는 노광 공정을 통하여 실리콘 칩 위에 RDL이 제작된다. RDL 공정을 진행하기 위해서는 몰드 웨이퍼 의 평탄도, 즉 몰드 웨이퍼의 휨이 매우 중요한데, 현재 의 RDL의 폭과 두께를 고려하여 보면, 노광 공정이 가능 한 한계는 몰드 웨이퍼의 휨이 2 mm 이하가 되어야 한다 고 알려져 있다. 따라서 FOWLP에서는 EMC 몰딩 후의 휨 보다는 두 번째 단계인 adhesive tape을 떼어낸 후의
Table 5. Comparison of numerical simulation results with warpage measurement using SUS304 carrier and EMC_D.
Warpage after EMC molding
process
Warpage after carrier detachment
process Simulation
results 2.2 mm (∩) 1.3 mm (∪) Measurement
results ≒ 3 mm (∩) ≒ 2 mm (∩) Fig. 11. Pareto chart of the factor effects for warpage of molding process.
detach 공정에서의 휨의 최소화가 더 중요하다.
본 연구의 휨 해석 결과, 몰딩 공정 후에 FOWLP 구조 에서 휨에 영향을 줄 수 있는 인자로는 캐리어의 탄성계 수와 CTE, EMC의 탄성계수와 CTE 등이 있다. 휨 해석 결과를 바탕으로 휨의 영향이 비교적 큰 인자를 정의 하 고, 최적 조합을 구하기 위하여 실험계획법(design of experiment, DOE)의 반응표면법 (response surface method, RSM)을 이용하였다. 이 방법은 분산분석이나 요인 배치 실험 등을 통하여 얻은 최적 조건 주위에서 어떤 관계식 을 갖고 있는지 분석하는 방법으로서 FOWLP 구조의 휨 해석 결과를 최적 값에 근사하도록 설계할 수 있다. Fig.
11은 실험계획법의 요인배치법(factorial design)을 이용하 여 파레토(pareto) 차트로 나타낸 결과이다. 몰딩 공정에 서 가장 큰 영향을 미치는 인자는 캐리어 CTE이며, EMC 의 CTE, EMC의 탄성계수의 순으로 휨에 영향을 미치고 있었다. Table 6은 FOWLP 몰딩 공정에 대한 휨 최적 설 계를 위하여 휨에 가장 영향을 미치는 3가지 인자와 수 준 (level)을 보여주는 표이다. RMS 해석 결과 캐리어의 CTE가 약 5 ppm/oC이고, EMC의 탄성계수는 8.5 GPa, EMC의 CTE가 7 ppm/oC로 최적 설계 조건을 파악 할 수 있다. 이 최적화 된 설계 변수들의 조합을 사용하여 수치 해석한 결과 Fig. 12과 같이 FOWLP의 휨이 7.3 µm 로 최 소화 된 것을 확인할 수 있었다. 결과적으로 FOWLP 몰 딩 공정에서 EMC의 탄성계수와 CTE는 낮을수록 좋으 며, 캐리어의 CTE는 낮을수롤 좋으나, 너무 낮을 경우 휨 이 최소로 나타나지는 약 5 ppm/oC를 전후로 crying에서 smile로 휨의 모양이 바뀌면서 휨은 다시 발생하게 되는
것을 알 수 있었다. 한편 캐리어 분리 공정 후에 발생하 는 휨을 최적화하기 위한 RSM 해석은 수행하지 않았다 . 이는 이전에 결과에서 보듯이 휨을 최소화하기 위해서 는 실리콘 칩과 유사한 CTE를 갖는 EMC의 사용 및 Tg 가 낮은 EMC를 사용하는 것이 중요하기 때문이다.
5. 결 론
FOWLP 공정에서 발생되는 휨을 최소화하기 위하여 본 논문에서는 여러 종류의 캐리어 및 EMC 그리고 공정 온도 등의 변수를 이용하여 수치해석을 진행하였다. 몰 딩 공정 후의 발생한 휨에 대해서는 EMC의 CTE와 캐리 어의 CTE가 비슷할수록 휨의 발생이 최소화됨을 알 수 있었다. 또한 몰딩 공정 온도를 170oC에서 120oC로 낮춘 경우, FOWLP의 휨은 약 34% 정도 감소함을 알 수 있었 다. 휨이 제일 많은 발생한 캐리어는 알루미늄 캐리어였 으며, 휨이 제일 적게 발생하는 캐리어는 Alloy42 이다.
캐리어의 산화 문제, 고열전도율, 가격 등을 고려하여 볼 때 FOWLP에 적합한 캐리어는 SUS 재질이나 Alloy42 재 질로 판단된다. 캐리어 분리공정 후의 EMC 몰딩 웨이퍼 의 휨은 캐리어의 영향을 받지 않으며, 대신 EMC와 실 리콘 칩과의 CTE 차이 또는 EMC의 수축에 의한 영향을 받게 된다. 따라서 EMC 물성의 영향이 휨에 매우 중요 함을 알 수 있었다. 궁극적으로 FOWLP의 휨을 감소시키 기 위해서는 CTE가 적은 EMC 및 Tg가 높은 EMC를 사 용하는 방법이 효과적일 것으로 판단된다. 휨에 의하여 발생된 최대응력은 휨이 가장 많이 발생한 알루미늄 캐 리어의 경우, 약 112 MPa로서 실리콘 칩의 파괴 응력인 1 GPa 에 비하여 매우 낮기 때문에 휨에 의하여 실리콘 칩의 파괴될 가능성은 거의 없다. 해석 결과와 실험 결과 와의 차이는 실제 온도에 따른 EMC 재료의 물성을 고려 한 점탄성 해석이 아닌 탄성해석의 결과로 인하여 발생 한 것으로 판단된다. 그러나 탄성 해석의 결과가 FOWLP 의 휨의 경향에 대한 기본적인 경향을 나타낼 것으로 판 단된다. FOWLP의 휨을 최소화하기 위하여, 실험계획법 의 반응표면법을 이용하여 최적의 조합을 찾았으며, 휨 에 가장 영향을 미치는 인자는 캐리어의 CTE, EMC의 CTE, EMC의 탄성계수 순이었다. 이 3가지 인자들을 최 적화한 결과 FOWLP의 휨을 7.3 µm로 최소화 할 수 있 었다.
감사의 글
이 연구는 서울과학기술대학교 교내 학술연구비 지원 으로 수행되었습니다.
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Low High Unit
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EMC_E 8.5 30 GPa
EMC_CTE 7 30 ppm//oC
Fig. 12. Optimal combination simulation of FOWLP warpage.
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