A 2-stage CMOS operational amplifier with temperature compensation function for sensor signal processing

센서 신호 처리를 위한 온도 보상 기능을 가진 2단 CMOS 연산 증폭기

하상민·서상호·신장규 ^†

A 2-stage CMOS operational amplifier with temperature compensation function for sensor signal processing

Sang-Min Ha, Sang-Ho Seo, and Jang-Kyoo Shin ^† Abstract

In this paper, we designed a 2-stage CMOS operational amplifier with temperature compensation function using 2-poly 4-metal 0.35 µ m standard CMOS technology. Using two bias circuits, the positive temperature coefficient(PTC) and the negative temperature coefficient(NTC) of the bias circuit are canceled out each other. When reference current circuit is simulated that it has a temperature coefficient of − 150 ppm/

C with a temperature change from 0

C to 120

C. Also the propoesd circuit has a temperature coefficient of − 0.011 dB/

C of DC open loop gain with the same temperature range.

Key Words : temperature compensation, 2-stage operational amplifier, bias circuit

1. 서 론

데이터 변환기 (data converter), ^메모리 (memory), ^모듈

레이터 (modulator), 고감도 센서 등에 사용되는 레퍼런

스 (reference) 회로는 외부 전원 , 온도 , 압력을 비롯한 여 러 가지 변수들이 크게 변하더라도 그에 대해 독립적으 로 정확한 전류 또는 전압을 생성시키는 회로이다 ^[1-3] .

A/D 변환기 (analog-digital-converter) 또는 D/A 변환 기 (digital-analog-converter) ^{와 같은 혼성 회로들의 분해}

능 (resolution) 이 점점 높아짐에 따라 공급 전원의 변화

와 온도 등의 변화에 대해서 정확하고 독립적인 레퍼런 스 전류 또는 전압이 요구되며 , 증폭기 회로와 비교기 회로 부분에서의 바이어스 전압 또는 전류 역시 공급 전원과 온도의 영향으로부터 얼마나 독립적인 값으로 구현되느냐에 따라 전체 시스템의 성능에 영향을 준다 .

따라서 고성능을 요구하는 거의 모든 회로에서 온도와 공급 전원의 변화에 독립적인 전류원 또는 전압원을 필

요로 한다 ^[4-7] . 따라서 , CMOS 시스템 회로에 필요한 회

로를 온 - 칩 (on-chip) 으로 구현하게 되면 , 레퍼런스 회로 를 위한 칩이 따로 필요하지 않으므로 제조 원가를 떨 어뜨리고 오프 - ^칩 (off-chip) ^{의 경우에 많이 발생하는 입}

출력단의 간섭 문제가 해결되는 등 여러 가지 장점을 가지고 있다 . 따라서 , 레퍼런스 회로 구현 기법도 최근

많은 시스템 회로 구현에 사용되는 CMOS ^{공정에 맞추}

어 설계되고 있다 ^[8-14] .

본 연구에서는 공급 전원뿐만 아니라 온도와 무관한 독립적인 전류를 생성하는 전류 레퍼런스 회로를 제안

하였으며 , 온도 변화에 둔감한 2 단 CMOS 연산 증폭

기를 설계하였다 . ^{또한 이 회로는 데이터 변환기 등에}

사용되는 비교기 및 연산 증폭기의 바이어스 전류로 응용되거나 메모리 등에 전류 레퍼런스로 칩 상에 함께 응용될 수 있도록 설계되어졌다 . ^제안한 2 ^단 CMOS

연산 증폭기는 Synopsys 사의 HSPICE 를 사용하여 모 의실험하였다 . 그리고 IDEC(integrated circuit design education center) MPW(multi-project wafer) ^의 0.35 ^µ m 2-poly 4-metal CMOS 표준 공정을 통하여 제작하고 ,

그 특성을 측정하였다 .

2. 회로 및 동작 원리

Fig. 1 ^{은 제안된 회로에 사용되는 바이어스 회로의}

경북대학교전자전기컴퓨터학부

(School of Electrical Engineering and Computer Science, Kyungpook National University)

†

Corresponding author : [email protected]

(Received : February 17, 2009, Revised : May 25, 2009

Accepted : June 3, 2009)

기본적인 개념도이다 . 동작 원리는 다음과 같다 . 온도 의 증가에 따라 감소하는 성질 (NTC, negative temper- ature coefficient) 을 갖는 전류 I 1 과 증가하는 성질 (PTC, positive temperature coefficient) 을 갖는 전류 I 2 를 각각 공급 전원에 독립적으로 구현하면 그 두 전류의 합은 결국 공급 전원과 온도에 대해서 독립적인 전류가 생 성되게 된다 .

Fig. 2 ^{는 온도의 증가에 따라 감소하는 전류를 생성하}

는 회로도이다 . 이 회로는 MOS 트랜지스터의 문턱전

압을 기준 전압으로 사용하는 셀프 - 바이어스 (self-bias)

회로로서 MP12, MP13 ^{으로 구성된} PMOS ^{전류원에 의}

해 전류가 결정된다 . MN12 는 MN11 과 R o 의 부궤환

(negative feedback) 작용에 의해 바이어스 전압이 결정 된다 . ^따라서 MN11, MN12, R o 에 의해 전류 I Y 의 값은 전류 I X 에 의해 정해진다 . 이 관계는 식 (2.1) 과 같다 .

(2.1)

식 (2.1) 에서 전류 I X 에 비해 (W/L) 11 의 값을 상대적 으로 크게 하면 식은 (2.2) 와 같이 주어진다 .

(2.2)

일반적으로 문턱전압은 강한 음의 온도 의존성을 가 지고 있고 ^[15] 저항 R 0 도 온도가 증가함에 따라 증가하 므로 , 전류 I 1 은 온도가 증가함에 따라 비교적 큰 폭으 로 감소하게 된다 . 따라서 이 회로는 음의 온도 계수를 가지는 바이어스 회로가 된다 .

앞서 설명한 회로와는 달리 Fig. 3 은 온도의 증가에

따라 증가하는 전류를 생성하는 회로이다 . 이 회로에서

생성되는 전류는 식 (2.3) ^{과 같이 인가 전원의 전압과는}

독립적인 값의 전류가 형성되게 된다 .

(2.3) L MN9 , W MN9 : MN9 ^{의 채널 길이와 폭}

µ n : 전자의 이동도

C ox : 단위 게이트 면적당 산화막 정전 용량

V GS11 : MN11 의 게이트 소스 전압

V TH : MN11 의 문턱 전압

I

V

R

--- ^V

2 I

µ

C

( W L ⁄ )

--- +

R

---

= =

I

= = I

I

^V _R

---

≈

I

2 L

R

µ

C

W

--- 1 1 --- A

⎝ – ⎠

⎛ ⎞

=

Fig. 1. Principle diagram of the proposed bias circuit.

Fig. 2. Bias circuit with NTC.

Fig. 3. Bias circuit with PTC.

식 (2.3) ^{에서 분모에 있는 전자의 이동도는 보통 온도}

가 증가함에 따라 감소하므로 식 (2.4) 와 같이 전류는 온도의 증가에 따라 비례하는 성질을 띠게 된다 .

(2.4)

Fig. 4 는 본 연구에서 제안한 CMOS self-bias 회로 ^[15]

를 추가한 구조의 2 단 CMOS 연산 증폭기의 회로도이

다 . self-bias ^{회로는 루프 이득이} 1 ^{보다 작은 정귀환} (positive feedback) 방식으로 되어 있고 MP6, MP7,

MN10 은 회로에 전원이 처음 인가 될 때 올바른 동작

을 보장하기 위한 시동 (start-up) ^{회로이다 [13]} . ^{두 개의}

상반되는 온도 계수를 가진 두 전류는 N1 노드를 통해 합해지며 MN6, MN7, MN4, MN5 의 전류 거울 (cur- rent mirror) ^{을 통해 출력 단으로 전달된다} . ^{한편 기존}

의 레퍼런스 회로에서는 채널 길이 변화 현상 (channel length modulation) 문제와 MOS 다이오드가 공급 전원 에 대해서 완전히 독립적이지는 못한 이유로 인해 공 급 전원이 증가함에 따라 전류도 조금씩 변화하는 경 향을 보이는 문제가 있다 . 그러나 제안하는 회로에서는

MP10 과 MP11 에 흐르는 전류가 함께 변하여 거의 동

일한 정도로 영향을 미치기 때문에 그 차이 값은 크지 않으며 결과적으로 공급 전원 변화로 인한 영향을 최 소화 할 수 있다 .

Fig. 5 ^{는 제안한 회로의 레이아웃이다} . ^{제작된 칩에서}

일반적인 바이어스 회로를 가진 2 단 CMOS 연산 증폭

기와 본 연구에서 제안한 바이어스 회로를 가진 2 ^단

CMOS 연산 증폭기의 동작을 비교하기 위해서 동일한

종횡비 (aspect ratio) 를 가진 2 단 연산증폭기를 구현하였 다 . ^{제안된 칩에서 발생할 수 있는 래치업} (latch-up) ^문제

를 고려하여 contact 을 이용해 guard ring 을 만들었다 . 3. 모의 실험 및 측정 결과

Fig. 6 은 온도가 0 ^o C 에서 120 ^o C 까지 변할 때 제안 한 두 바이어스 회로의 출력 전류의 변화를 나타내는

모의 실험 결과이다 . Fig. 6 에서 확인할 수 있듯이

NTC 바이어스 회로는 약 − 1083 ppm/ ^o C 의 온도 계수 를 , PTC 바이어스 회로는 약 889 ppm/ ^o C 의 온도 계수 A W --- L

^W _L

---

= ⁄

∂I

∂T --- _∂µ ^∂I

---

^∂µ --- _∂T

_∂R ^∂I

---

^∂R --- 0 _∂T

>

+

=

1 _µ ---

^∂µ --- 2 _∂T

–

R

--- ^∂R --- _∂T

⎝ » ⎠

⎛ ∴ ⎞

Fig. 4. Schematic diagram of the proposed 2-stage CMOS

operational amplifier. ^{Fig. 5.} Layout of the fabricated chip.

Fig. 6. Simulation result as the function of the temperature

in the bias circuit.

를 보여 주었다 . Fig. 6 ^{에서 보는 바에 같이} NTC ^바이

어스 회로와 PTC 바이어스 회로는 서로 다른 성질의

온도 계수가 나타남을 잘 보여주고 있다 . 모의 실험 결 과를 바탕으로 전체 바이어스 회로의 기준 전압의 온

도 계수는 약 − 150 ppm/ ^o C 의 온도 계수를 나타내었다 .

Fig. 7 ^{은 제안된 바이어스 회로를 바탕으로 일반적인} 2

단 CMOS 연산 증폭기에서의 출력과 제안한 2 단 CMOS

연산 증폭기에서의 출력을 비교한 모의 실험 결과이다 .

Fig. 7 에서 확인할 수 있듯이 일반적인 연산 증폭기보다

제안한 연산 증폭기에서 온도 변화에 따른 개방 루프 이 득의 변화가 더욱 안정된 것을 볼 수 있다 . 모의 실험을 통해 측정된 온도 계수는 일반적인 연산 증폭기와 제안 한 연산 증폭기 각각 − 0.047dB/ ^o C 와 − 0.014dB/ ^o C 이다 .

다음으로 설계를 바탕으로 하여 제작된 회로를 측정 하였다 . 측정에 앞서 먼저 제작된 회로의 특성을 측정

하기 위해서 내부 온도를 유지할 수 있는 shield box 를

설계하였고 , PCB(printed circuit board) ^는 hot plate ^의

크기 , shield box 의 모양을 고려하여 T 자 형태로 구성 하였다 . 그리고 제작된 칩의 온도 영향을 최대한 줄이 기 위해서 PCB ^{의 크기를 최적화하였다} .

Fig. 8 은 측정 시스템의 전체 모습을 나타낸다 . 신호

를 측정하기 위해서 hot chuck 위에 칩을 위치시키고

진공 펌프 (vaccum tube) ^{를 사용하여 칩과} hot chuck ^의

간격을 줄여서 최소한의 열잡음을 갖도록 하였다 . hot

chuck ^{의 정확한 온도를 측정하기 위해서} hot plate ^에

표시되는 온도 이외에 따로 열전대 (thermocouple) 를 사

용하여 shield box 내부의 실온을 측정하였다 . 측정 결 과 화면에 표시되는 온도와 온도계에 표시되는 온도

사이의 오차는 약 5 % 로 나타났다 . AC, DC 생성기를

통해서 신호를 입력하고 디지털 오실로스코프를 이용 해서 출력 신호를 측정하였다 .

Fig. 9 는 공급 전원인 3.3 V 를 중심으로 2.97 V 로부 터 3.63 V( ± 10 %) 까지 변할 때 출력 전압의 변화를

나타내고 있다 . ^{공급 전원의 ±} 10 % ^{변화에 대해서 출}

력되는 2 단 CMOS 연산 증폭기의 개방 루프 이득은

약 0.73 dB 의 변화를 보이고 있다 . 측정값이 공급 전압

증가에 따라 더욱 낮은 공급 전원 전압 의존성을 나타 내었고 ( 약 1.106 dB/V) 그 편차는 크지 않았다 .

Fig. 10 은 일반적인 2 단 CMOS 연산 증폭기와 제안 된 바이어스를 사용한 2 단 CMOS 연산 증폭기의 개방 루프 이득 (open loop gain) 을 측정한 결과이다 . Fig. 10

에서 확인할 수 있듯이 온도가 0 ^o C ^에서 120 ^o C ^까지

변할 때 제안된 회로는 약 − 0.011 dB/ ^o C 의 온도 계수

를 제공한다 . 이는 일반적인 2 단 CMOS 연산 증폭기

에서의 온도 계수인 − 0.051 dB/ ^o C ^{보다 주어진 온도에}

서 안정된 개방 루프 이득을 제공한다 . 또한 모의 실험 결과에 비해 측정값이 대체적으로 낮은 이득을 보이고 있는데 이는 Fig. 4 ^{의 소스 저항} (source resistance) ^의

저항 값을 따로 측정한 결과 설계된 값보다 더욱 크게 Fig. 7. Simulation result as the function of the temperature

in the 2-stage CMOS operational amplifier.

Fig. 8. Measurement system.

Fig. 9. Power supply dependence of open loop gain.

나타났으며 이로 인하여 전류값이 낮아진 영향이라 할 수 있다 . ^{그러나 그 차이는 크지 않으며 온도 계수에}

있어서도 모의 실험 결과와 측정값은 거의 일치했다 . Table. 1 에 일반적인 2 단 CMOS 연산 증폭기 및 제

안된 2 ^단 CMOS ^{연산 증폭기 특성들에 대한 결과를}

정리하였다 . Table. 4.1 에서 확인할 수 있듯이 제안된 회로는 기존 회로 대비 온도 계수가 향상됨을 확인할 수 있으며 다른 특성들은 거의 동일함을 알 수 있다 .

4. 결 론

ADC(analog-to-digital converter) 나 DAC(digital-to- analog converter) 와 같은 집적 정보 습득 회로의 정밀 도는 궁극적으로 회로의 공급 전압이나 작동 온도 범 위에 따른 기준 전압의 정확함에 의해 제한된다 . ^따라

서 본 연구에서는 기본 CMOS 공정을 사용하여 , 온도 및 공급 전압에 독립적인 전류 기준 회로를 제안하였 다 . ^{제안된 회로는 온도에 증가하는 전류 성분 및 감소}

하는 전류 성분을 적절히 보상하여 설계함으로써 , 온도 및 공급 전압의 변화에 따른 전류 변화를 최소화하였 다 . ^{또한 이를 검증하기 위해 제안된 바이어스 회로를}

사용한 2 단 CMOS 연산증폭기를 설계하였다 . 제안된

회로는 HSPICE 로 모의 실험을 수행하였고 바이어스

회로는 약 − 150 ppm/ ^o C ^{의 온도 계수를 보였다} . ^또한

제안된 회로는 0.35 µm 2-poly 4-metal CMOS 표준 공정을 사용하여 회로를 제작하고 , 측정 환경을 조성하 여 , 그 특성을 측정하였다 . 측정 결과 제안된 회로는

일반 CMOS 공정을 변화 없이 다른 디지털 및 아날로

그 회로에 동시에 집적이 가능하며 , ^{데이터 변환기} , ^메

모리 , 배터리 전압 판단기 등의 시스템 회로에 온 - 칩으 로 응용될 수 있다 .

감사의 글

이 논문은 BK21, IDEC(integrated circuit design education center), 그리고 2009 년도 정부 ( 교육과학기술 부 ) 의 재원으로 한국과학재단의 지원을 받아 수행된 연구입니다 (No. 2009-0063401).

Fig. 10. Measurement results of DC open-loop gain (a) conventional 2-stage CMOS operational amplifier, (b) proposed 2-stage CMOS operational amplifier.

Table 1. Comparison of measurement results of 2-stage CMOS amplifier

VDD=3.3 V, VSS=OV ^{온도 변화 범위} 0

C~100

C

parameter 기존의 op-amp 제안한 op-amp Units

Open-loop voltage gain 45 65 dB

Unity-gain frequency 6.0 5.7 MH

Output voltage Swing range VSS+0.1 V~VDD ⁻ 0.1 V V

Slew rate(rising) 16.0 15.5 V/ µ s

Phase margin 62.9 63.0

Input offset voltage 4.84 4.5 mV

Temperature coefficient ⁻ 0.051 ⁻ 0.011 dB/

C

Load R=20 k ^Ω . C=6 pF

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하 상 민

• 2006 년 경북대학교 전자전기컴퓨터학부

( 공학사 )

• 현 경북대학교 대학원 전자공학과 석사

• 과정 주관심 분야 : temperature compensation circuit, analog circuit design

신 장 규

• 센서학회지 제 3 권 , 제 1 호 , p. 26 참조

• 현재 경북대학교 전자전기컴퓨터학부 교수

서 상 호

• 센서학회지 제 12 권 , 제 4 호 , p. 149 참조 .

• 2009 년 경북대학교 대학원 전자공학과 ( 공 학박사 )

• 현재 경북대학교 강의 초빙 교수