http://dx.doi.org/10.5369/JSST.2018.27.1.31 pISSN 1225-5475/eISSN 2093-7563
신호 대 잡음비가 향상된 센서 신호 측정용 저 전력 SAR형 A/D 변환기
정찬경1 · 임신일2,+
A Low Power SAR ADC with Enhanced SNDR for Sensor Application
Chan-Kyeong Jung1 and Shin-Il Lim2,+
Abstract
This paper describes a low-power, SNDR (signal-to-noise and distortion ration) enhanced SAR (successive approximation register) type 12b ADC (analog-to-digital converter) with noise shaping technique. For low power consumption and small chip size of the DAC (digital-to- analog converter), the top plate sampling technique and the dummy capacitor switching technique are used to implement 12b operation with a 10b capacitor array in DAC. Noise shaping technique is applied to improve the SNDR by reducing the errors from the mismatching of DAC capacitor arrays, the errors caused by attenuation capacitor and the errors from the comparator noise. The pro- posed SAR ADC is designed with a 0.18 µm CMOS process. The simulation results show that the SNDR of the SAR ADC without the noise shaping technique is 71 dB and that of the SAR ADC with the noise shaping technique is 84 dB. We can achieve the 13 dB improvement in SNDR with this noise shaping technique. The power consumption is 73.8 µW and the FoM (figure-of-merit) is 5.2fJ/
conversion-step.
Keywords: Successive Approximation Register(SAR) ADC, Noise Shaping, SNDR
1. 서 론
사물인터넷(internet of things)시대가 열리면서 센서에 대한 비 중이 높아지고 있다. 사물인터넷은 사물에 센서를 부착해 주변 환경에 대한 정보를 수집하고 인터넷을 통해 실시간으로 데이 터를 주고 받으며 사용자에게 적합한 정보 혹은 환경을 제공하 는 기술이다. 일반적으로 센서를 통한 정보 수집은 센서 인터페 이스를 통해 이루어지는데[1], 센서를 통해 수집된 아날로그 신 호들을 입력 받아 마이콤 등을 이용하여 처리하기 위해서는 아 날로그 값을 디지털 값으로 변환해 줄 필요가 있다. 아날로그 신호를 디지털 신호로 변환시켜주는 ADC(analog-to-digital converter) 는 센서 어플리케이션에 필수적인 IP(intellectual property)
요소이다[2]. 이 ADC는 어플리케이션의 특징에 따라 다양한 종 류의 ADC가 사용되는데, 저속 중해상도에는 SAR(successive approximation register) 형 ADC, 저속 고해상도 특징을 갖는 Δ- ADC, 고속 저해상도 특징을 갖는 flash ADC, 중간 단계의 고속 파이프라인(pipeline) ADC 등등 다양한 ADC가 있다. 중 간 속도와 중간 해상도를 필요로 하는 어플리케이션에 이전엔 파이프라인 ADC가 사용되었지만, 최근에는 소모전력의 효율성 이 좋은 SAR ADC가 사용되고 있다[3,4]. SAR ADC는 일반적 으로 콘트롤 로직 및 레지스터 부, CDAC(capacitor digital-to- analog converter), 비교기로 간단하게 구성되어 있다. SAR ADC 의 가장 큰 특징은 SAR ADC를 구성하는 회로 중 소모 전력 이 큰 아날로그 증폭기는 사용하지 않고 비교기만 사용하기 때 문에 공정기술이 발달함에 따라 저 전력, 저 면적의 높은 효율 을 가질 수 있다[3,4]. 그러나 SAR ADC는 CDAC에서 사용되 는 커패시터들의 부정합, 비교기의 잡음 등의 문제 때문에 일반 적으로 10b에서 12b 사이의 해상도 구현에는 한계를 가지고 있 다. 본 논문에서는 저 전력, 저 면적의 ADC를 구현하기 위해 감쇄 커패시터를 사용하여 CDAC을 구성함으로써 전체 커패시 터의 크기를 줄이는 방법을 제시하면서, 이 때 생기는 부정합, 즉 CDAC 커패시터 배열의 부정합과 감쇄 커패시터에서의 부 정합, 그리고 비교기 잡음에서 발생하는 문제점들을 해결하기 위해 Δ- ADC에서 사용하는 잡음 정형 기술[5]을 SAR ADC 에 적용함으로써 높은 신호 대 잡음비를 갖는 방법을 기술한다.
Σ
Σ
1서경대학교 전자컴퓨터공학과(Dept. of Electronics Engineeri-ng, Seokyeong Unversity)
124, Seokyeong-ro, Seongbuk-gu, Seoul, 02713, Korea
2서경대학교 전자공학과(Dept. of Electronics Engineeri-ng, Seokyeong Unversity)
124, Seokyeong-ro, Seongbuk-gu, Seoul, 02713, Korea
+Corresponding author: [email protected]
(Received: Nov. 09, 2017, Revised: Jan. 24, 2018, Accepted: Jan. 26, 2018)
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기존의 잡음 정형 기술은[5] 8b 이하 SAR ADC의 이진 가중 커패시터 열의 부정합 향상에 적용하였으나, 본 논문에서는 12b 이상의 고해상도 SAR 형 ADC를 구현함에 있어 이진 가중 커 패시터 열의 부정합 뿐 아니라, 면적을 현저히 줄이지만 부정합 이 커지는 감쇄 커패시터에 적용함으로써 SNDR을 현저히 개 선하여 저 전력, 저 면적으로 해상도를 높이는 기술을 제안한다.
2. 회로 구성 및 동작
2.1 전체 회로 구성
Fig. 1은 제안한 SAR ADC의 전체 블록도이다. 전체 콘트롤 을 담당하는 클락 생성기(CLK generator), SAR, 차동(differential) CDAC, 비교기(comparator), 잡음 정형(noise shaping) 회로로 구 성되어 있다. 기존의 SAR ADC[3]는 잡음 정형 회로가 없고, 12b 의 해상도를 가지며 샘플링 제어 신호 하나만으로 동작하는 비 동기 제어방식으로 설계되었다. 감쇄 커패시터, 커패시터 상 단 샘플링 기법, 더미 커패시터 스위칭 기법을 사용하여 CDAC 의 전체 커패시터 크기를 감소시켜 10b 구조의 12b 동작을 수 행하는 CDAC을 사용하였다[3]. 제안한 SAR ADC는 감쇄 커 패시터에서 생기는 부정합, CDAC 커패시터 배열의 부정합 그 리고 비교기의 잡음 특성을 개선하기 위해 잡음 정형 기술을 적 용하였다.
2.2 적용된 기존의 CDAC[3]
Fig. 2(a) 는 일반적인 이진 가중 커패시터 열을 이용한 12b 구 조의 CADC을 보여주고 있고, Fig. 2(b)는 감쇄 커패시터를 사 용한 12b CDAC의 구조를 보여 주고 있다[3]. 일반적으로 단위 커패시터가 C라고 할 때 12b 동작에 필요한 전체 커패시터의
크기는 4096C이다. 그러나 감쇄 커패시터(attenuation capacitor) 를 사용하게 되면, Fig. 2(b)의 감쇄 커패시터 이후 Sub DAC의 커패시터 크기가 (감쇄 커패시터와 직렬로 연결되므로) 1C가 되 어 전체 커패시터의 크기를 약 128C로 32배 감소시킬 수 있다 [3]. 또한 커패시터를 샘플링 하는 기법 중, 하단(bottom plate) 샘플링기법과 상단(top plate) 샘플링 기법이 있는데, 하단 샘플 링 기법과 달리 상단 샘플링 기법은 입력 신호를 바로 비교하 기 때문에 MSB(most significant bit)를 동작시키는 커패시터(32C) 를 줄일 수 있다. 일반적으로 CDAC에는 커패시터 배열의 선형 성을 위해 스위칭을 하지 않는 1C의 더미 커패시터를 사용한다 . 그러나 더미 커패시터를 스위칭 할 때 기준전압을 VRT(voltage reference top), VRB(voltage reference bottom) 대신 VRT, VCM(voltage common mode)으로 사용한다면 더미 커패시터 또 한 스위칭에 사용될 수 있다. 더미 커패시터를 스위칭에 사용함 으로써 LSB(least significant bit) 커패시터를 또 하나 줄일 수 있다[3][7]. Fig. 3은 앞에 기술한 세 가지 기법이 적용된 12b CDAC 구성을 보여주며, 전체 커패시터 크기는 약 64C로서 4096C에 비해 64배 감소한다. 전체 커패시터의 크기를 줄임으 로써 저 면적에 유리하고, 스위칭에 소모되는 전력이 감소하기 때문에 저 전력, 저 면적 설계를 할 수 있다.
2.2 제안된 잡음 정형 기술의 SAR ADC 적용
제안된 SAR ADC 회로는 Fig. 3에 나타난 것과 같이 감쇄 커패시터와 앞서 기술한 기법들을 적용한 CDAC에 잡음 정형 화 기술을 적용하여 설계하였다. 기존에 제안된 CDAC을 기준 으로 커패시터 배열의 선형성을 고려하여 감쇄 커패시터의 크 기는 32/31C가 된다[3]. 감쇄 커패시터의 크기는 정수가 아니기 때문에 커패시터 배열에 부정합을 발생시킨다. 또한 감쇄 커패 시터는 커패시터의 상단부와 하단부 연결이 DAC을 구성하는 Fig. 1. Block diagram of proposed SAR ADC
Fig. 2. (a) General DAC, (b) Using Attenuation Capacitor DAC
다른 커패시터들과 다르기 때문에 기생 커패시터의 크기가 달 라 부정합이 발생한다. 감쇄 커패시터에서 생기는 부정합 뿐만 아니라 공정상에서 생길 수 있는 CDAC을 구성하는 커패시터 배열의 부정합과 비교기에서 발생하는 잡음은 SAR ADC의 신 호 대 잡음비를 떨어뜨린다. 위의 문제들로 생기는 잡음 특성을 개선시키기 위해 잡음 정형 기술[5]을 적용했다. 기존의 SAR ADC에 사용된 잡음 정형 기술[5]은 단순히 이진 가중치 구조 로 생기는 부정합을 개선하기 위해 사용되었지만, 제안된 SAR ADC에 사용된 잡음 정형 기술은 이진 가중치로 생기는 부정합 뿐 아니라 감쇄 커패시터를 사용하여 생기는 부정합 또한 개선 하기 위해 사용되었다. Fig. 4는 제안한 SAR ADC에 잡음 정 형 기술을 적용시키는 개념을 보여준다. SAR 변환이 끝난 후 CDAC에는 샘플링 된 입력 신호와 전체 디지털 출력에 의한 DAC출력 차이인 잔류 전압(residue voltage)을 생성한다. 이 잔 류 전압을 샘플링 하여 다른 커패시터(CNS)에 저장한 후 비교 기의 반전 입력단(-)으로 피드백하여 그 다음 클럭에서 시스템 에 빼 주도록 제공하면, 잡음신호의 전달 함수는 신호 영역내에 서는 줄어들고 고주파 영역으로 커지게 되는 잡음 정형(noise shaping) 을 하게 된다. 이후 신호 영역내 신호 성분은 그대로 전 달한 상태에서, 고역 잡음을 필터로 제거하고 신호 영역내의 작 은 저역 잡음만 남겨 두면 신호 영역내에서 신호 대 잡음비가 개선된다. Fig. 5은 SAR ADC에 잡음 정형 기술을 적용한 개 념의 신호 흐름도를 보여준다. Fig. 5의 신호 흐름을 따라서 입 력과 디지털 출력 사이의 관계식을 정리하면 잡음신호의 전달 함수가 고역 통과 특성을 갖는 것을 확인할 수 있다. Fig. 4의 Vresidue(n-1) 전압은 다른 커패시터(CNS)에 잔류 전압을 샘플 링 하는 것을 나타내며, Fig. 6(a) 혹은 Fig. 6(b)와 같은 잡음 정
형 회로를 통해 형성된다. Fig. 6(a)는 기존의 잡음 정형 회로이 고 [5] 제안한 SAR ADC에 적용된 잡음 정형 회로[10]는 Fig.
6(b) 에 나타내고 있으며, 적용된 잡음 정형 회로의 제어 신호는 Fig. 6(c) 에 보여주고 있다. Fig. 6(c)에서 P1이 high일 때 임의 의 n번 째 생기는 Vresidue(n)는 CA와 CB1에 충전된다. CA에
Fig. 3. DAC structure applied to the proposed SAR ADC
Fig. 4. SAR ADC with noise shaping technique
Fig. 5. Signal flow of SAR ADC with noise shaping
Fig. 6. (a) Previous noise shaping circuits, (b) Applied noise shaping
circuits, (c) Control signal
충전된 Vresidue(n)와 CB2에 충전된 기존의 Vresidue(n-1)는 P2 가 high일 때 IIR 필터를 거쳐 옵셋(offset)으로써 비교기의 반 전 입력단(-)의 임계전압을 이동시킨다. 이는 양자화 잡음과 함 께 비교기 잡음을 형성하는 폐루프를 생성하게 되며, 신호 영역 내의 잡음신호는 감소시키고 불필요한 고주파 영역으로 잡음을 이동시키도록 정형화시키게 된다. 이후 신호 영역 밖의 잡음 신 호를 제거하면, 신호 영역 내의 잡음이 낮아져서 신호 대 잡음 비가 향상되게 된다. 적용된 잡음 정형 회로(Fig. 6(b))에 사용 된 동적 증폭기(dynamic amplifier) [6] 는 잔류 전압을 증폭시 킨다. 기존의 잡음 정형 회로(Fig. 6(a))와 달리 잔류 전압을 증
폭함으로써 FIR 필터에 사용되는 CA, CB1, CB2의 크기를 감 소시킬 수 있으며, CA, CB1, CB2의 크기가 작아짐에 따라 IIR 필터에 사용되는 증폭기를 제거할 수 있으므로 저 전력, 저 면 적에 유리한 설계를 할 수 있다. Fig. 7은 제안한 SAR ADC에 서 사용되는 비교기 회로를 보여준다[8]. 잡음 정형 입력 단 (NS Input), SAR 입력 단 (SAR input) 그리고 래치(latch) 단으로 구 성되어 있으며, 잡음 정형 입력 단은 NSEN = 0일 때 캐스코드 단 NMOS 스위치에 의해 동작하지 않는다.
Fig. 8 은 동적 증폭기 회로 회로(a)와 동작에 대한 모의실험 결과(b)를 보여준다. 동적 증폭기는 CLK 신호가 low일 때 동작 하며 입력 전압에 비례하는 전류가 커패시터에 충전되면서 전 압을 증폭한다. CLK 신호가 high일 때, 커패시터는 방전되면서 초기상태가 되고 동적 증폭기는 동작하지 않는다. 제안한 SAR ADC에서 동적 증폭기는 P1 신호가 high일 때만 동작하기 때문 에 일반 증폭기를 사용할 경우에 비해 전력 소모가 매우 적다.
3. 모의실험 결과
제안된 SAR ADC는 0.18µm CMOS 공정을 사용하여 설계 되었다. Fig. 9는FFT (fast Fourier transform) 모의실험 결과이 다. 17kHz의 입력신호를 인가했으며, (파란) 점선은 잡음 정형 기술이 적용되지 않은 기존의 100kS/s SAR ADC의 결과를 보 여주고, (붉은) 실선은 OSR(over sampling rate) 16의 잡음 정 형 기술을 적용시킨 1.6 MS/s SAR ADC의 결과를 보여준다.
점선으로 표현된 50 kHz 대역폭까지 신호 대 잡음비는 84 dB로 약 13 dB 신호 대 잡음비가 개선되었다. 한편 Fig. 10은 잡음 정 형 기술의 유무에 따라 오버 샘플링 했을 때의 SNDR을 비교 한 FFT 모의실험 결과이다. 샘플링으로만 신호 대 잡음비를 향 상 시키는 방법은 효율이 좋지 않기 때문에 신호영역 잡음을 신 호 영역 밖으로 밀어내는 잡음 정형 기술을 사용한다. Fig. 10 을 통해 오버 샘플링만 적용했을 때에 (파란 점선) 비해, 잡음 Fig. 7. Comparator applied to proposed SAR ADC
Fig. 8. (a) Dynamic amplifier, (b) Simulation of dynamic amplifier Fig. 9. FFT simulation results
정형 기술을 적용했을 때(붉은 실선)가 약 9dB만큼 SNDR이 개 선되는 것을 확인할 수 있다. Table 1은 제안한 SAR ADC의 성 능지표이다.
4. 결 론
제안한 SAR ADC는 CDAC의 구조 개선을 통해 일반적인 CDAC보다 전체 커패시터 크기를 64배 감소시켜 저 전력, 저 면적 설계를 했다. 또한 잡음 정형 기술을 적용시켜 신호 대 잡 음비가 13dB 개선되었음을 모의실험을 통해 확인했다. 실제 잡 음 정형 기술이 적용되지 않은 12b의 SAR ADC는 감쇄 커패 시터의 부정합 때문에 10.5b 이상을 얻기 힘든데 비해, 잡음 정
형 기술을 이용하면 커패시터 열 추가 없이 14b의 고해상도 구 현이 가능하다. 낮은 오버샘플링 비(OSR=16)를 이용하여 소모 전력을 크게 키우지 않았으며 FoM(figure-of-merit)이 5.2fJ/
conversion-step 로써 기존의 것 들에 비해 우수한 성능을 보여주 고 있다.
감사의 글
이 논문은 반도체 설계 교육 센터(IDEC)을 통해 CAD 툴을 지원받아 수행되었음.
REFERENCES
