「이 논문은 지식경제부 지역산업기술개발사업의 일부 재원과 2012년도 정부(교육과학기술부)의 재원으로 한국연구재단의 기초연구 사업 지원을 받아 수행된 것임(2012R1A1A4A01001464).」
충남대학교 전파공학과(Department of Radio Science & Engineering, Chungnam National University)
․Manuscript received August 27, 2012 ; Revised October 31, 2012 ; Accepted November 2, 2012. (ID No. 20120827-098)
․Corresponding Author : Dong-Wook Kim (e-mail : [email protected])
http://dx.doi.org/ 10.5515/KJKIEES.2012.23.11.1228 ISSN 1226-3133 (Print)
RF 비아 구조를 이용한 K-대역 CMOS FMCW 레이더 칩용 고주파 패키지의 제작
Fabrication of High-Frequency Packages for K-Band CMOS FMCW Radar Chips Using RF Via Structures
신 임 휴․박 용 민․김 동 욱
Im-Hyu Shin․Yong-Min Park․Dong-Wook Kim 요 약
본 논문에서는 RF 비아 구조를 이용하여 2가지 종류의 K-대역 CMOS FMCW 레이더 칩용 고주파 패키지를
설계, 제작 및 평가하였다. 패키지는 범용 PCB와 LTCC 공정을 이용하여 각각 제작되었다. 24 GHz를 기준으로 설계가 진행되었으며, 3차원 전자기 시뮬레이션을 통해 와이어 본딩과 RF 비아 구조의 임피던스 변화를 확인하 였다. 비아 구조는 임피던스 부정합에 의한 손실을 억제하기 위해 50 Ω의 특성 임피던스를 가지도록 하였다.
PCB 기반 패키지와 LTCC 패키지의 설계 검증을 위해 각 패키지의 RF 경로를 back-to-back 연결하여 시험용으로 제작하였고, 측정 결과 24 GHz에서 0.4 dB 이하의 우수한 삽입 손실을 얻었으며, 20～29 GHz 주파수 영역에서 0.5 dB 이하의 삽입 손실을 보였다. 반사 손실의 경우, 전체 주파수 영역에서 PCB 기반 패키지는 —13 dB 이하, LTCC 패키지는 —15 dB 이하의 특성이 측정되었고, back-to-back 연결의 리플 특성이 일반적으로 5 dB 정도의
반사 손실 열화를 초래하므로 패키지 자체의 RF 경로는 약 5 dB 정도 개선될 것으로 예측되었다.
Abstract
In this paper, we design, fabricate and measure two kinds of high-frequency packages for K-band CMOS FMCW radar chips using RF via structures. The packages are fabricated with the conventional PCB process and LTCC process.
The design centering of the packages is performed at 24 GHz and impedance variation caused by the wire bonding and RF via structure is fully evaluated using 3D electromagnetic simulation. The RF via structure with characteristic impedance of 50 Ω is used to reduce impedance mismatch loss. Two kinds of test packages with back-to-back connected RF paths are fabricated and measured for the design verification of the PCB-based package and LTCC package. Their measured results show an insertion loss of less than 0.4 dB at 24 GHz and less than 0.5 dB for 20～29 GHz. The measured return loss is less than —13 dB for the PCB-based package and less than —15 dB for the LTCC package in the frequency band, but the return loss of the package itself is predicted to be better than that of the test package by about 5 dB, because the ripples of the back-to-back connection typically degrade the return loss by 5 dB or more.
Key words : Package, RF Via, PCB, LTCC, K-Band, CMOS, FMCW
Ⅰ. 서 론
반도체 기술의 발달로CMOS 소자가 고속 및 고 주파화가 되면서 초고주파CMOS 집적회로를 위한 저가격의 고주파 패키지 기술이 점점 중요해지고 있
다
[1]∼[3]
. 반도체는 집적회로 칩 자체의 특성이 좋아야 하지만20 GHz 이상의 높은 주파수에서 동작할 경우, 반도체 칩이 탑재될 패키지의 특성에 따라 전 기적 특성이 크게 영향을 받게 된다. 따라서 고성능 의 고주파 반도체 칩을 위해서는 고주파 패키지 기 술이 상당히 중요하다. 내장된 반도체 칩의 특성을 최대한 패키지 밖으로 전달하기 위해서는 정교하게 설계된RF 비아와 패키지 구조 설계가 필요하다. 비 아는 인덕터와 거의 등가적인 동작을 하므로 제한된 패키지 공간에서 비아의 앞단과 뒷단에 정합 회로를 구성하여 칩이 지니는 전기적 성능을 그대로 패키지 밖으로 전달하는 것이 필요하며, 전력 소모를 결정짓 는 손실 또한 최소한으로 가져가는 것이 중요하다.
본 논문에서는 K-대역(특히 24 GHz) CMOS Fre- quency Modulated Continuous Wave(FMCW) 레이더 칩에 적용 가능한 범용PCB 기반 패키지와 Low Tem- perature Cofired Ceramic(LTCC) 패키지를 RF 비아와 정합 회로를 사용하여 0.5 dB 이하의 삽입 손실과
—15 dB 이하의 반사 손실을 가지도록 설계하고 제 작하여 그 성능을 평가하며, 제작된 패키지의 성능 이K-대역의 CMOS 집적회로에 직접 활용 가능함을 보여줄 것이다.
Ⅱ. PCB 기반 패키지 설계
일반적으로PCB 공정은 저가격이면서 대량 생산 이 용이하여 가전제품에서부터 고성능 스마트폰에 이르기까지 다양하게 활용되고 있다. RF CMOS 집 적회로는 화합물 반도체 기반의 집적회로와 비교할 때 대면적 공정이 가능하고 저가격으로 제작될 수 있어 가격 대비 우수한 성능을 확보할 수 있다. 이러 한 가격적 우위를 극대화하기 위해 저가격 패키지의 개발이 필요하다 하겠다.
범용 PCB 공정을 이용한 패키지(이하 PCB 기반 패키지)는 기본적으로 그림 1과 같이 2개의 PCB를 적층한 구조이며, 위층 PCB는 가운데에 cavity를 만
그림 1. PCB 기반 패키지 구조 Fig. 1. PCB-based package structure.
표 1. PCB 기반 패키지의 기판 정보
Table 1. Substrate parameters of PCB-based package.
항목 규격 항목 규격
비유전율 3.38 금속 Cu, 17 μm 두께 12 mils tanδ 0.0027(10 GHz)
들어 칩을 안에 삽입할 수 있도록 하였다. PCB 기판 의 적층은 접착제를 활용하여 공정 단계에서 이루어 지거나 개별 제작된 기판을 납을 이용하여 접착할 수도 있다. 사용된 기판(RO4003C)의 정보는 표 1에 나타나 있다.패키지 제작에 적용된PCB 공정은 신호선과 신호 선 사이에 최소0.1 mm 이상, 신호선과 비아 사이에 는0.15 mm 이상의 간격을 요구한다. 비아의 직경은 0.2 mm 이상이 되어야 하고, 비아와 비아 사이의 간 격은 비아 중심을 기준으로0.5 mm 이상 떨어져 있 어야 한다. 따라서 패키지 설계는 공정이 요구하는 패턴의 최소 크기와 간격을 기준으로 진행하였다.
2-1 본딩 와이어 시뮬레이션
패키지 제작시 와이어 본딩에 따른 임피던스의 영 향을 알아보기 위하여 패키지의 내부 Coplanar Wa- veguide with Ground Plane(CPWG) 전송선로와 반도 체 칩의 패드에 해당하는 마이크로스트립 전송선로
그림 2. 마이크로스트립 전송선로와 CPWG 전송선로의 본딩 와이어 연결
Fig. 2. Wire bonding connection between microstrip li- ne and CPWG transmission line.
그림 3. 와이어 본딩에 따른 임피던스 변화 Fig. 3. Impedance variation with wire bonding.
를 그림2와 같이 패키지의 본딩 패드와 반도체 칩 의 본딩 패드 거리에 해당하는0.25 mm로 이격시켜 놓고 패드의 크기를 고려하여1 mil의 본딩 와이어 2 개를50 μm 간격으로 나란히 연결하였다. 이 때 50 Ω에 해당하는CPWG 신호선은 24 GHz 기준으로 신 호선과 접지의 간격이0.1 mm, 신호선의 폭이 0.42 mm이며, Agilent사의 Advanced Design System(ADS) 을 이용하여 계산하였다
[4]
.CPWG 전송선로와 마이크로스트립 전송선로의 본딩 와이어에 따른 임피던스 변화를3차원 전자기 시뮬레이션
[5]
으로 구한 후 디임베딩(deembedding)하 여 그림3과 같이 나타냈다. 시뮬레이션에 사용된 CP- WG 전송선로의 길이는 3 mm이며, 24 GHz에서 리 액턴스 성분은 대략 +j20 Ω 임을 확인하였다.2-2 RF 비아 시뮬레이션
패키지의 상층 패드와 바닥 패드를 연결하는 RF 비아는 임피던스 부정합에 의한 손실을 억제하기 위 하여50 Ω으로 설계하였다. 일반적으로 알려진 바와 같이 비아는 인덕터 성분으로 모델링이 가능하며, 주변 금속층과의 커플링에 의해 작은 크기의 커패시 터 성분을 가지게 된다. 비아 구조는 동축선로와 유 사하므로 사각 동축선로(square coaxial line)의 특성 임피던스 식을 이용하여 비아 구조의 특성 임피던스 를 구할 수 있으며, 식 (1)과 같이 표현될 수 있다
[2],[6]
.
log × (1)
여기서b는 그림 4에 나타낸 것처럼 외각 접지 간의
거리이며, a는 비아의 내부 직경이다. 비아의 크기는 원활한 도금 공정을 위해 최소 공정 크기인0.2 mm 보다 큰0.25 mm로 하였다. 비아 내부 직경 a의 크기 를0.25 mm로 정한 후 50 Ω의 특성 임피던스를 가지 도록 외각 접지간의 거리b를 1.1 mm로 설정하였다.
만약 비아의 특성을 결정짓는 비아 공정이2개의 적층된 PCB를 관통하여 하층 PCB 바닥에 있는 CPWG 전송선로와 전기적으로 연결된다면 그림 4의 비아 직경과 접지면의 간격으로 설계하면 된다. 그 러나 2개의 PCB를 접착제나 납을 이용하여 적층을 할 경우 그림5와 같이 2개의 PCB를 연결하는 비아 랜딩 패드가 필요하다. 비아 랜딩을 위한 최소 치수 는 직경 0.5 mm이며, 이 경우에도 비아의 특성 임
그림 4. 50 Ω 특성 임피던스의 RF 비아 치수 Fig. 4. RF via dimensions for characteristic impedance
of 50 Ω.
그림 5. 설계된 RF 비아 구조 Fig. 5. Designed RF via structure.
피던스가50 Ω을 유지하는지 확인되어야 한다. 설계 된 비아 구조는0.5 mm의 랜딩 패드와 0.1 mm의 납 땜을 사용하였다.
그림 5에서 보여주고 있는 전송선로 1은 반도체 칩의 패드와 와이어 본딩되는 패키지 상층 패드 연 결 선로이며, 전송선로 2는 패키지가 탑재되는 PCB 와 연결되는 패키지 하층 패드 연결 선로이다. 선로 1은 접지면의 활용을 고려하여 CPWG 전송선로를 이용하였고, 선로 2는 편의상 그림 5에는 나타내지 않았으나 패키지의 상층 접지면과PCB 바닥의 접지 면 사이에 위치하게 되어 부분적으로 스트립라인의 형태를 가지게 된다. 패키지 바닥의 접지면은 스트 립라인 전송선로와 PCB의 마이크로스트립 전송선 로에서 전계의 불연속을 최소로 하기 위해 그림과 같이 접지간 간격이 점점 넓어지는 형태로 설계되었 다. RF 비아 구조에 대해 3차원 전자기 시뮬레이션 을 수행하였고, 그림 6에 임피던스 결과를 보였다.
그림 6. RF 비아 구조에 대한 S 파라미터 시뮬레이 션 결과
Fig. 6. Simulated S parameters of RF via structure.
2-3 RF 비아를 포함한 패키지 설계
그림7에 나타낸 것처럼 본딩 와이어 효과와 비아 구조의 시뮬레이션 결과를 사용하여PCB 기반 패키 지를 설계하였다. 본딩 와이어와 비아 구조의 특성 을 단순히 결합해서는 임피던스 정합을 구현할 수 없다. 와이어 본딩과 연결된 CPWG 전송선로의 임 피던스 변화를 파악한 후 shunt 커패시터의 효과를 가지도록 개방 스터브(open stub)를 이용하였고, 50 Ω보다 작은 임피던스의CPWG 전송선로 길이를 변 화시켜 정합 회로를 설계하였다. λ/4보다 작은 길이 의 개방 스터브의 입력 임피던스는 종단의 프린징 (fringing) 커패시턴스 C
f
를 고려할 때 식(2)와 같이 표현될 수 있다[7]
.
tan
tan
(2) 여기서 Z
o
는 개방 스터브 선로의 특성 임피던스이고, θ는 스터브의 위상 길이를 나타낸다.CPWG 전송선로의 폭은 0.55 mm로 하였으며, 이 때의 임피던스는44.7 Ω이다. 개방 스터브의 길이는 0.5 mm이고, 선폭은 공정의 최소 선폭인 0.1 mm로 하였다. 개방 스터브의 길이와 선폭이 클수록 shunt 커패시턴스 성분이 커지게 된다. CPWG 전송선로의 길이는1.25 mm이며, 이의 전기적 길이는 24 GHz에 서0.15λ에 해당한다. 반도체 칩 패드의 크기가 보 통80×80 μm
2
이내로 제한되므로 와이어 본딩의 개 수는 2개 이내로 제한하며, 와이어 본딩의 수평 길그림 7. RF 비아 구조를 포함한 PCB 기반 패키지
Fig. 7. PCB-based package with RF via structure.
(a) 삽입 손실 (a) Insertion loss
(b) 반사 손실 (b) Return loss
그림 8. PCB 기반 패키지의 시뮬레이션 결과 Fig. 8. Simulation results of PCB-based package.
이는 0.25 mm로 설정하였다.
최종적으로PCB 기반 패키지를 그림 7과 같이 설 계하였고, 시뮬레이션 결과는 측정시 양쪽 포트의 인입선에 해당하는 마이크로스트립 선로를 디임베 딩하여 그림8에 나타내었다. 24 GHz 기준으로 0.3 dB의 삽입 손실을 가지며, 20 GHz에서는 0.22 dB, 30 GHz에서는 0.5 dB의 삽입 손실을 가짐을 알 수 있 다. 그리고 반사 손실은 24 GHz에서 —30 dB, 20 GHz에서는 —25 dB, 30 GHz에서는 —25 dB이다. 전체 적으로 —25 dB 이하의 반사 손실을 가지며, 충분한 설 계 성능이 확보되었음을 알 수 있다.
Ⅲ. LTCC 패키지 설계
LTCC 공정으로 제작된 패키지의 기본 구조는 그 림9와 같이 상층 기판에 cavity를 형성하고, 그 주 위에 전송선로 패턴을 배치한 형태로 되어 있다.
LTCC 공정은 다층 공정이므로 cavity를 형성하기 위 해 단층PCB 2개를 붙여야 했던 PCB 기반 패키지와 달리cavity와 패키지 패드를 일련의 공정으로 한번 에 제작할 수 있다. 설계된 LTCC 패키지는 그림 10 과 같이2개의 기판과 3개의 금속층으로 구성되었으 며, 그림 9에 나타낸 바와 같이 위층 기판의 가운데 에는 칩을 삽입하여 올려둘 수 있도록cavity 공간을 만들었다. 사용된 세라믹 기판은 RN2 테크놀로지사
[8]
에서 사용하는RNE-5W이며, 기판의 정보를 표 2 에 나타내었다.LTCC 기판의 경우, 비아의 크기에 따라 설계 요구 사항이 달라진다. 비아는 RN2 테크놀로지사의 공정 최소 규격인0.07 mm를 기준으로 설계하였고, 신호
그림 9. LTCC 패키지 구조 Fig. 9. LTCC package structure.
그림 10. LTCC 패키지의 레이어 구조
Fig. 10. Substrate layers of LTCC package.
표 2. LTCC 패키지의 기판 정보
Table 2 . Substrate parameters of LTCC package.
항목 규격 항목 규격
비유전율 5.8 금속 Ag, 10 μm
두께 0.25 mm tanδ 0.0025 (10 GHz)
선과 신호선 사이의 간격과 신호선과 비아의 간격은 0.1 mm 이상을 유지하였다. 신호선의 폭은 0.07 mm, 비아와 비아 사이의 간격은 비아 중심을 기준으로 0.21 mm 이상, 비아 랜딩 패드는 0.1 mm 이상이 되 도록 하였다.3-1 본딩 와이어와 RF 비아 시뮬레이션 PCB 기반 패키지 설계와 마찬가지로 LTCC 패키 지에 대해서도 와이어 본딩에 따른 임피던스의 영향 을 시뮬레이션하였다. 50 Ω에 해당하는 CPWG 신호 선은24 GHz에서 신호선과 접지의 간격이 0.1 mm이 고, 신호선의 선폭이 0.25 mm였으며, 와이어 본딩이 포함된2 mm 전송선로의 임피던스를 계산하여 디임 베딩한 결과, 리액턴스 성분은 +j15 Ω이었다.
LTCC 패키지 또한 최소한의 삽입 손실을 얻기 위 하여 비아를50 Ω 기준으로 설계하였으며, 식 (1)로 부터 0.07 mm의 비아 직경에 대해 외각 접지 간의 거리는 0.48 mm로 구해졌다.
LTCC 패키지 또한 PCB 기반 패키지 설계 방식처 럼 비아의 특성을 결정짓는 비아 공정이2개의 기판 을 관통하여 그림10의 M3로 구현된 CPWG 전송선 로와 연결된다면 그림11과 같은 구조를 가지게 된 다. 이 경우, M2의 비아 랜딩 패드가 필요하기 때문 에PCB 기반 패키지의 설계와 같이 비아 랜딩 패드
그림 11. 설계된 RF 비아 구조 Fig. 11. Designed RF via structure.
그림 12. 설계된 LTCC 패키지 Fig. 12. Designed LTCC package.
의 효과를 고려하여 설계되어야 한다. 비아 특성을 시뮬레이션한 결과, 비아는 인덕터 특성을 주로 가지 며, PCB 기반 패키지보다 약간 작은 값이 관찰되었다.
3-2 LTCC 패키지 설계
와이어 본딩 효과와 비아 특성의 시뮬레이션 결 과를 활용하여LTCC 패키지 설계를 진행하였다. 개 방 스터브를 이용하여 임피던스 정합을 할 경우 쉽 고 더 좋은 결과를 얻을 수는 있지만, 8 mm×8 mm의 PCB 기반 패키지와 달리 6 mm×6 mm의 LTCC 패키 지는 내부 여유 공간이 적어 패드와 패드 사이 간격 이 작기 때문에 스터브를 사용하지 않았다. 따라서 전송선로의 임피던스와 길이 효과만 이용하여 정합 하였다. 50 Ω보다 높은 특성 임피던스의 CPWG 전 송선로를 사용하였으며, 선로의 길이 변화를 통해 임피던스 정합을 이루었다.
CPWG 전송선로의 폭은 0.22 mm이며, 이때의 임 피던스는 52.8 Ω이다. CPWG 전송선로 길이는 1.3 mm로 하였고, 24 GHz에서 전기적 길이는 0.19 λ에 해당한다. 와이어 본딩의 개수는 PCB 기반 패키지 와 마찬가지로 칩 패드의 크기 때문에2개로 제한하 였으며, 본딩의 길이는 0.25 mm로 설정하였다.
비아 구조를 포함하여 설계된LTCC 패키지를 그 림12에 보였다. 측정시 양쪽 포트의 전송선로에 해 당하는 마이크로스트립 선로는 디임베딩 하였다. 그 림 13은 그림 12에 대한 3차원 전자기 시뮬레이션 결과를 보여주고 있으며, 24 GHz 기준으로 0.35 dB 의 삽입 손실을 가지고 20 GHz에서는 0.28 dB, 30 GHz에서는 0.42 dB의 삽입 손실을 가짐을 알 수 있 다. 반사 손실은 20 GHz에서는 —20 dB, 24 GHz에서
(a) 삽입 손실 (a) Insertion loss
(b) 반사 손실 (b) Return loss
그림 13. LTCC 패키지의 성능 시뮬레이션 결과 Fig. 13. Simulated performance of LTCC package.
—22 dB, 30 GHz에서는 —45 dB 정도의 값을 보여 주고 있다. 전체적으로 —20 dB 이하의 반사 손실을 보이므로 충분한 성능이 확보되었다.
Ⅳ. 패키지 제작 및 측정
4-1 PCB 기반 패키지와 LTCC 패키지의 제작 그림14는 PCB 공정과 LTCC 공정을 이용하여 제 작된 고주파 패키지와 back-to-back 시험용 패키지, 테스트 보드, 그리고 CMOS FMCW 수신기 칩을 LT- CC 패키지에 실장한 사례를 보여주고 있다. 패키지
의 실제 조립상황을 고려하기 위해 back-to-back 구 조의 중앙에 본딩 패드를 위치시켜 양쪽의 신호선이 패드를 통하여 연결되도록 와이어 본딩을 하였으며, 신호선과 패드 사이의 본딩 와이어의 수평 길이는 0.25 mm로 하였다. 측정을 위해 삽입된 20 mm의 마 이크로스트립 전송선로는 디임베딩 과정으로 패키지 특성에서 제거되었다.
4-2 에러 보정 및 마이크로스트립 선로 측정 Back-to-back 시험용 패키지는 Anritsu사의 3680 Series Universe Test Fixture(이하 UTF)
[9]
를 이용하여 평가되었다. K-커넥터를 조립할 때 커넥터 비드와 핀의 정렬, 비드의 고정 과정 등에서 원하지 않는 손 실이 발생하여 정확하고 일관된 측정값을 얻기 힘들 어 마이크로스트립 테스트보드의 정확하고 재현성 있는 측정을 위해 K-커넥터의 UTF를 이용하였다.UTF를 이용한 측정은 그림 15와 같이 K-커넥터에서 측정된 기준면을 패키지 바로 앞까지 옮기는 TRL (Thru, Reflect, Line) 에러 보정(calibration)을 수행하 게 된다
[10]
. TRL 에러 보정은 K-커넥터와 마이크로 스트립 전송선로로 이루어진 좌측과 우측의 테스트 보드 효과([S]left
와[S]right
)를 제거하는 과정이며, 패키 지만의 특성인[S]DUT
를 추출하게 해준다. 본 측정에 서는 상대유전율이10인 알루미나 기판에 제작된 thru, open reflect, line을 이용하여 에러 보정을 수행하였다.그림 16은 UTF 측정에서 패키지 좌우로 사용된 20 mm 길이의 PCB(RO4003C) 마이크로스트립 전송 선로의 삽입 손실 측정값을 나타낸다. 20 GHz에서 0.65 dB이고, 30 GHz에서 0.8 dB로 약 0.1 dB의 리플 을 가지며, 손실이 점차 증가한다. 측정값을 이용하 여back-to-back 시험용 패키지에 삽입된 20 mm의 전 송선로를 디임베딩하였고, 단일 패키지만의 특성을 추출하였다.
4-3 PCB 기반 패키지의 측정
그림17은 PCB 기반 패키지의 삽입 손실 및 반사 손실 측정값을 시뮬레이션 결과와 비교하고 있다.
측정 결과에 나타난 바와 같이20 GHz 대역 주파수 영역에서 약0.4 dB의 삽입 손실 특성을 보였고, 28.5
～30 GHz의 주파수 영역에서는 약 0.7 dB의 삽입 손 실로 급격히 감소하는 특성을 보였다. 시뮬레이션
(a) PCB 기반 패키지와 back-to-back 시험용 패키지 (b) LTCC 패키지와 back-to-back 시험용 패키지 (a) PCB-based package and back-to-back test package (b) LTCC package and back-to-back test package
(c) 패키지 삽입 손실과 반사 손실 평가용 (d) CMOS FMCW 수신기 칩의 LTCC 고주파
테스트 보드 패키지 실장 예
(c) Test board for measurement of insertion loss (d) Packaging example of CMOS FMCW receiver and return loss chip in the LTCC package
그림 14. 삽입 손실과 반사 손실 측정용 back-to-back 시험용 패키지, 테스트보드, 그리고 CMOS FMCW 수신기 칩 의 패키지 실장 예
Fig. 4 . Back-to-back test package and test board for measurement of inserion loss and return loss, and packaging example of the CMOS FMCW receiver chip in the package.
그림 15. Back-to-back 시험용 패키지의 측정 지그(UTF) 구성과 TRL 에러 보정 기준면
Fig. 15. Test jig(UTF) setup of back-to-back test package and reference plane of TRL calibration.
결과와 비교해 보면20 GHz, 24 GHz, 30 GHz의 주파 수에서 약0.2 dB의 차이를 보였다. 이는 마이크로스 트립 전송선로의 손실이 시뮬레이션 결과보다 약간 큰 값을 보였고, PCB 패키지를 back-to-back으로 제
작할 때 기판을 접착하는 과정에서 발생한 기판 정 렬 오차로부터 추가 손실이 발생하였기 때문이다.
PCB 기반 패키지의 반사 손실의 경우, 전체 대역 에서 시뮬레이션 결과는 대략 —25 dB 이하의 값을
그림 16. PCB(RO4003C) 기판에 제작된 20 mm 마이 크로스트립 전송선로의 삽입 손실
Fig. 16 . Measured insertion loss of 20 mm microstrip line fabricated on PCB(RO4003C) substrate.
(a) 삽입 손실 (a) Insertion loss
(b) 반사 손실 (b) Return loss 그림 17. PCB 기반 패키지의 측정 결과 Fig. 17. Measured results of PCB-based package.
(a) 삽입 손실 (a) Insertion loss
(b) 반사 손실 (b) Return loss 그림 18. LTCC 패키지의 측정 결과 Fig. 18. Measured results of LTCC package.
보이지만, 측정 결과는 —13 dB 이하의 특성을 보였 다. 이는 back-to-back 연결 구조에서 일반적으로 발 생하는 리플 형태의 부정합 특성과VNA의 에러 보 정 과정에서 확인된 바와 같이UTF의 K-커넥터에서 발생하는 부정합 효과로 인한 것이다. Anritsu사에서 제공하는UTF의 반사 손실 특성에서도 20～40 GHz 대역에서의 반사 손실이 최대 —14 dB 정도임을 확 인할 수 있었다.
4-4 LTCC 패키지의 측정
그림18은 LTCC 패키지의 시뮬레이션 값과 측정
값을 비교한 그래프이다. 측정 결과에 나타난 바와 같이20 GHz에서 약 0.3 dB의 삽입 손실 특성을 보 였고, 30 GHz 주파수에서는 약 0.5 dB의 삽입 손실 특성을 보였다. 시뮬레이션 결과와 비교해 보면 약 0.2 dB의 리플을 보이지만, 측정값의 전체적인 추세 선을 살펴보면 시뮬레이션 결과와 유사함을 보인다.
LTCC 패키지의 반사 손실의 경우, 전체 대역에서 약 —20 dB 이하의 시뮬레이션 값을 보이지만 측정 결과는 대략 —15 dB 이하의 특성을 보였다. PCB 기 반 패키지의 경우와 마찬가지로 UTF의 K-커넥터에 서 발생하는 부정합 영향이 있으며, back-to-back 연 결 구조가 보통 단일 구조 대비 반사 손실이 5 dB 이 상 저하되는 점을 고려하면LTCC 패키지 자체의 반 사 손실은 —20 dB 정도로 특성이 예측된다.
측정된 결과는 23 GHz 이내에서 0.5 dB의 삽입 손실과 —18 dB 이하의 반사 손실 특성을 보이는 참 고문헌 [1]보다는 약간 우수하며, 30 GHz 이내에서 0.25 dB 이하의 삽입 손실과 —20 dB 이하의 반사 손 실을 보이는 참고문헌 [2]보다는 약간 저하된 특성 을 보인다. 그러나 20 GHz에서 0.3 dB의 삽입 손실 과 —20 dB의 반사 손실을 보이는 상용 패키지
[11]
를 고려할 때 RF CMOS 칩 실장에 적용 가능한, 좋은 특성을 보이고 있음을 알 수 있다.Ⅴ. 결 론
RF 비아 구조를 이용하여 K-band CMOS FMCW 레이더 칩을 위한PCB 기반 고주파 패키지와 LTCC 고주파 패키지를 설계 및 제작하였다. 24 GHz 주파 수 기준으로 약0.4 dB의 우수한 삽입 손실을 얻었으 며, 20～29 GHz 주파수 대역에서 0.5 dB 이하의 삽 입 손실이 측정되었다. 반사 손실 특성은 전체 측정 주파수 영역에서 —15 dB 이하의 값이 측정되었으 며, 측정지그의 커넥터 특성을 감안하였을 때 패키
지 자체를 기준으로 —20 dB 정도의 반사 손실이 예 상되었다.
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신 임 휴
2012년 2월: 충남대학교 전기정보 통신공학부 (공학사)
2012년 3월～현재: 충남대학교 전 자전파정보통신공학과 석사과정 [주 관심분야] RFIC 설계, 초고주파
회로 및 시스템 설계
박 용 민
2009년 2월: 동아대학교 전자공학 과 (공학사)
2012년 2월: 충남대학교 전자전파정 보통신공학과 (공학석사) 2012년 3월～현재: 충남대학교 전자
전파정보통신공학과 박사과정 [주 관심분야] 초고주파 회로 및 시 스템 설계, 초소형 레이더 모듈
김 동 욱
