5G 광중계기 구동을 위한 디지털 송수신 유닛 설계
Development of Digital Transceiver Unit for 5G Optical Repeater
민 경 옥
*, 이 승 호
*★Kyoung-Ok Min
*, Seung-Ho Lee
*★Abstract
In this paper, we propose a digital transceiver unit design for in-building of 5G optical repeaters that extends the coverage of 5G mobile communication network services and connects to a stable wireless network in a building. The digital transceiver unit for driving the proposed 5G optical repeater is composed of 4 blocks: a signal processing unit, an RF transceiver unit, an optical input/output unit, and a clock generation unit. The signal processing unit plays an important role, such as a combination of a basic operation of the CPRI interface, a 4-channel antenna signal, and response to external control commands. It also transmits and receives high-quality IQ data through the JESD204B interface. CFR and DPD blocks operate to protect the power amplifier. The RF transmitter/receiver converts the RF signal received from the antenna to AD, is transmitted to the signal processing unit through the JESD204B interface, and DA converts the digital signal transmitted from the signal processing unit to the JESD204B interface and transmits the RF signal to the antenna. The optical input/output unit converts an electric signal into an optical signal and transmits it, and converts the optical signal into an electric signal and receives it. The clock generator suppresses jitter of the synchronous clock supplied from the CPRI interface of the optical input/output unit, and supplies a stable synchronous clock to the signal processing unit and the RF transceiver. Before CPRI connection, a local clock is supplied to operate in a CPRI connection ready state. XCZU9CG-2FFVC900I of Xilinx’s MPSoC series was used to evaluate the accuracy of the digital transceiver unit for driving the 5G optical repeater proposed in this paper, and Vivado 2018.3 was used as the design tool. The 5G optical repeater digital transceiver unit proposed in this paper converts the 5G RF signal input to the ADC into digital and transmits it to the JIG through CPRI and outputs the downlink data signal received from the JIG through the CPRI to the DAC. And evaluated the performance. The experimental results showed that flatness, Return Loss, Channel Power, ACLR, EVM, Frequency Error, etc. exceeded the target set value.
요 약 본 논문에서는 5세대 이동통신 네트워크 서비스의 커버리지를 확장하고, 빌딩내에서의 안정적인 무선 네트워크 연결해 주는 5G 광중 계기의 인빌딩용 디지털 송수신 유닛 설계를 제안한다. 제안된 5G 광중계기 구동을 위한 디지털 송수신 유닛은 신호처리부, RF 송수신 부, 광입출력부, 클록발생부 등의 4개 블록으로 구성된다. 신호처리부는 CPRI 인터페이스의 기본 동작과 4채널 안테나 신호의 조합 및 외부에서의 제어 명령에 대한 응답 등 중요한 역할을 수행한다. 또, JESD204B 인터페이스로 고품질의 IQ 데이터를 송수신 한다. 파워 앰프를 보호하기 위해 CFR, DPD 블록이 동작한다. RF 송수신부는 안테나로부터 수신된 RF 신호를 AD 변환하여 JESD204B 인터페이 스로 신호처리부에 전달되고, 신호처리부에서 JESD204B 인터페이스로 전달된 디지털 신호를 DA 변환하여 안테나로 RF 신호를 송신한 다. 광입출력부는 전기신호를 광신호로 변환하여 송신하고, 광신호를 전기신호로 변환하여 수신한다. 클록발생부는 광입출력부의 CPRI 인터페이스에서 공급되는 동기 클록의 지터(Jitter)를 억제하고, 신호처리부와 RF 송수신부에 안정적인 동기 클록을 공급한다. CPRI 연 결전에는 로컬 클록을 공급하여 CPRI 연결 준비 상태로 동작한다. 본 논문에서 제안된 5G 광중계기 구동을 위한 디지털 송수신 유닛의 정확성을 평가하기 위해서 Xilinx 사의 MPSoC 계열의 XCZU9CG-2FFVC900I를 사용하였고 설계 툴은 Vivado 2018.3을 사용하였다. 본 논문에서 제안된 5G 광중계기 디지털 송수신 유닛이 ADC로 입력되는 5G RF 신호를 디지털로 변환하여 CPRI를 통해 JIG로 전달하는 Uplink 동작과 JIG로부터 CPRI를 통해 전달받은 Downlink 데이터 신호를 DAC로 출력하는 기능과 성능을 평가하였다. 실험결과는 평 탄도, Return Loss, Channel Power, ACLR, EVM, Frequency Error 등이 목표로 한 설정 값 이상의 성능이 나타남을 확인 할 수 있었다. Key words：5G Optical Repeater, Digital Transceiver Unit, CPRI, JESD204B, CFR, DPD, MPSoC
* Dept. Electronic Engineering, Hanbat National University ★ Corresponding author
E-mail：[email protected], Tel：+82-42-821-1137
Manuscript received Mar. 3, 2021, revised Mar. 21, 2021, accepted Mar. 22, 2021.
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AMP3 AMP4 AMP2 AMP1 ① Signal Processing Unit SFP+ SFP+ SFP+ SFP+ ③ RF Transceiver ④ Clock Generator CPRI CPRI CPRI
CPRI Sync Clock
JESD204B Clock Clock Int. Clock VCTCXO Oscillator (Main) (Option) ② Optical In/Out Unit AD C1 DA C1 AD C2 DA C2 AD C3 DA C3 AD C4 DA
C4 Digital Transceiver Unit
Fig. 2. Overall operation diagram of digital transceiver unit. 그림 2. 디지털 송수신 유닛 전체 운용도 Ⅰ. 서론 중계기란 이동통신 서비스가 제공되지 않는 지역 (터널, 빌딩, 지하철 등)에 설치해 기지국과 단말기 를 연결하는 장치다[1]. 전통적으로 이동통신에서 는 실내외 음영 지역 해소를 위해 RF 중계기와 광 중계기[2]가 많이 사용되고 있다. 서비스 주파수가 높아짐에 따라 하나의 셀이 서비스 할 수 있는 면 적은 줄어 들었다. 이것은 음영지역 해소를 위해서 더 많은 수의 셀 사이트를 요구하게 되었다. 이때 비용 절감을 위한 기법으로 C-RAN 기반의 이동통 신 중계기 서비스가 등장하였다. C-RAN은 셀사이 트 하나에 함께 설치되었던 DU와 RU를 분리하는 방식이다. DU들을 한 곳에 모아서 관리하고, 실제 무선신호가 송수신되는 셀사이트에만 RU만 남겨 놓는 구조다. 서로 떨어져 다른 장소에 설치되는 DU와 RU는 광케이블로 연결되며, 통신을 위한 인 터페이스 규격으로 CPRI(Common Public Radio Interface)를 적용할 수 있다. CPRI는 I/Q 데이터, Control 및 Management 데이터, Synchronization 데 이터를 패킷으로 구성하는 인터페이스 규격이다[3]. 따라서 본 논문에서는 5세대 이동통신(5G)의 음 영지역 해소 및 커버리지를 확장하고, 빌딩내에서 의 무선 네트워크 연결을 위한 5G 광중계기 구동 을 위한 디지털 송수신 유닛 설계를 제안한다. Ⅱ. 본론 1. 디지털 송수신 유닛의 흐름도 디지털 송수신 유닛은 그림 1과 같이 광입출력 부, 클록발생부, RF송수신부, 신호처리부 등의 4가 지 블록으로 구성된다. 광입출력부는 전기신호와 광신호를 상호 변환해 주는 블록으로 물리적인 연 결을 담당한다. 클록발생부는 깨끗한 기준 클록을 공급하는 블록이다. CPRI가 연결되지 않은 경우 내부 VCTCXO 클록에 의해 비동기 클록이 공급되 며, CPRI가 연결된 경우에는 CPRI의 SYNC 데이 터로부터 생성된 동기 클록을 공급한다. 한편, 클록 발생부는 클록의 지터(Jitter) 억제 기능도 수행한 다. RF 송수신부는 DAC와 ADC를 구동하는 블록 이며, 신호처리부와 JESD204B 인터페이스로 연결 된다. 4개의 AMP를 연결할 수 있으며, AMP 1개 에 안테나 1개가 연결된다. 신호처리부는 ARM 프 로세서와 FPGA가 결합된 MPSoC칩 내에서 구현 되는 모든 프로그램 및 로직 그리고 주변 회로를 포함하는 블록으로 디지털 송수신 유닛의 핵심 역 할을 수행한다. 기지국으로 부터 전달받은 CPRI 메시지를 IQ 데이터, C&M 데이터, SYNC 데이터로 분리하고, IQ 데이터를 압축 및 해제하고, JESD204B 전송에 맞도록 샘플 데이터 양을 조절한다. 조절된 샘플 데이터는 JESD204B 인터페이스로 RF 송수 신부로 전송 또는 수신된다. Start
Are CPRIs connected?
Operates with SYNC clock Operates with local clock
YES
NO
PLL operation and clock supply
Is the JESD204B connected?
NO
ADC input operation Output to DAC
Do you have data? DAC output operation
YES
N O
Signal processing operation Are CPRIs connected? NO
Is the JESD204B connected?
YES
CPRI connection operation
JESD204B connection operation NO YES Clock generator RF transceiver
Signal processing unit Optical input/output
Is the optical transceiver connected?
YES
Module detection alarm occurs
NO
Fig. 1. Overall flowchart of digital transceiver unit. 그림 1. 디지털 송수신 유닛의 전체 흐름도
2. 디지털 송수신 유닛의 구조
5G 광중계기 디지털 송수신 유닛 전체 운용도는 그림 2와 같이 CPRI 및 RF 신호를 처리하는 신호
처리부, 광신호가 입출력되는 광입출력부, 안테나 에 RF 신호를 출력하거나 수신하는 RF 송수신부, 중계기 시스템을 동작시키는 클록을 공급하는 클 록발생부, 그리고 안테나 출력을 위한 AMP와 안 테나로 구성된다. 2.1 신호처리부 신호처리부는 사용되는 클록 주파수 영역으로 구 분하여 F1 영역은 CPRI Mapper, COMP, DECOMP 등 3개 블록으로 구성되며, F2 영역은 DownSample, UpSample 등 2개 블록으로 구성되며, F3 영역은 Decimation, Interpolation, CFR, DPD, JESD204B 등 5개 블록으로 구성된다. F1 영역은 102.4MHz로 동작하는데 CPRI IP의 레퍼런스 클록 주파수에 따른 것이다. F2 영역은 122.88MHz를 사용하는데 F2 = F1 * 6/5의 주파수를 사용한다. F3 영역은 737.28MHz를 사용하는데 F3 = F2 * 6의 주파수를 사용한다. 그 림 3은 신호처리부의 블록도를 나타내고 있다.
SFP+ MapperCPRI SampleDown Decimation
JESD 204B SFP+ MapperCPRI UpSample Interpolation
CFR DPD SFP+ MapperCPRI SFP+ MapperCPRI COMP DECOMP F1 = 102.4MHz 122.88MHzF2 = F3 = 737.28MHz
Signal processing unit
Fig. 3. Block diagram of signal processing unit. 그림 3. 신호처리부의 블록도
2.1.1 CPRI Mapper
1. User Data 2. Control and Management 3. Synchronization 5G 5G PHY CPRI Interface CPRI Interface
Baseband Digital IQ Stream 5G
RF
RU (=RRH) DU (=BBU)
Antenna
Fast C&M Information (Ethernet) Slow C&M Information (HDLC) L1 Inband Protocol Vendor Specific Information
Timing and Synchronization
Fast C&M Information (Ethernet) Slow C&M Information (HDLC) L1 Inband Protocol Vendor Specific Information
Timing and Synchronization
Radio Equipment (RE) Radio Equipment Control (REC)
IP B a c k h a u l B Y T E # Z .X .0 IQ Data Block
CPRI Control Plane CPRI Control Plane
260.42ns
0 W=15
0
B=7
CPRI Basic Frame (128bit)
CPRI Overhead Control word (8bits)
= CPRI Payload
IQ Data Block (120bits)
=
Fig. 4. CPRI interface structure. 그림 4. CPRI 인터페이스 구조
그림 4에는 CPRI 인터페이스 구조를 나타내고 있으며, REC(DU측)와 RE(RU측)는 CPRI 인터페 이스를 통해 1. User Data, 2. CPRI Control & Management 데이터, 3. CPRI 프레임의 동기정보 (Synchronization)를 주고받는다[4].
User data는 Baseband Digital IQ Stream의 형 태로 CPRI Basic Frame내 IQ Data Block에 실려 전달되며 RU는 이를 받아 아날로그로 변환하여 증 폭시킨 후 안테나를 통해 에어(단말들)로 방사한 다. C&M 데이터와 동기 정보는 CPRI Subchannel 들을 통해 전달되며 REC(DU측)와 RE(RU측)만 이 정보들을 이용한다. 그림 5와 같이 CPRI는 유저 영역, C&M의 전송을 위한 Layer1 및 Layer2 프로 토콜, SYNC 영역에서는 REC와 RE 간의 동기화 정보와 REs 간의 동기화 정보로 프토토콜이 정의 된다[5]. User Plane의 정보는 IQ 데이터의 형태로 전송되는데, 서로 다른 안테나 캐리어의 IQ 데이터 는 시분할 다중화 방식에 의해 전기 또는 광선로로 다중화 된다. Control & Management Plane 데이 터는 Inband Protocol 또는 Layer 2 프로토콜 위에 있는 Layer 3 프로토콜로 전송 된다. 또, HDLC (High level Data Link Control) 및 Ethernet의 데 이터를 위해 CPRI 프로토콜 Layer 2에서 지원된 다. 이 C&M 데이터는 IQ 데이터와 시간 다중화되 어 전송된다. 마지막으로 모든 유형의 공급 업체 특정 정보는 추가 타임 슬롯을 이용해 전송할 수 있다.
Fig. 5. CPRI protocol overview. 그림 5. CPRI 프로토콜 개요
CPRI Mapper 블록은 광케이블로 송수신되는 CPRI 메시지의 IQ 데이터와 C&M 데이터, SYNC 데이터를 분리하는 기능을 수행한다. 이 기능을 수 행하기 위해서 Xilinx사의 CPRI IP V8.9를 사용한 다[3].
2.1.2 COMP/DECOMP 송신측에서 CPRI 전송을 위해 IQ 데이터를 압축 하는 COMP 블록과 수신측에서 신호 복원을 위해 압축을 해제하는 DECOMP 블록을 설계한다. 그림 6의 베이직 프레임 구조를 보면 CPRI의 전송 효율 은 15/16 = 93.75%임을 알 수 있다. 한편, IQ Data Block은 Basic Frame의 페이로드(payload)이다[3].
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 W = BY TE #Z .X. 0 IQ Data Block
CPRI Basic Frame 260.42nsec
8-bit CW 8-bit
(Control Word)
Fig. 6. CPRI basic frame structure. 그림 6. CPRI basic frame 구조
그림 7과 같이 CPRI는 260.42ns 전송폭을 가지는 베이직 프레임 256개를 묶어, 66.67us의 전송폭을 가지는 하이퍼프레임으로 관리하는 프레임 구조를 가지고 있으며, 하이퍼프레임은 CPRI 채널의 링크 상태 등을 체크하고 관리하는 기본 단위가 된다. 66.67usec #n 66.67usec 66.67usec #0 #149 Hyper Frame Basic Frame #0 #1 #2 #3 #255 ●●● ●●● ●●●
Fig. 7. CPRI hyperframe structure. 그림 7. CPRI 하이퍼프레임 구조 8-bit 16-bit 260.42ns 32-bit 64-bit 260.42ns 260.42ns 260.42ns
Option 1 Option 2 Option 3 Option 4
Fig. 8. CPRI basic frame option. 그림 8. CPRI basic frame의 옵션
그림 8와 같이 CPRI는 기지국 시스템의 대역폭에 따라 데이터 전송 용량을 변경하기 위한 다양한 옵 션(option)을 제공하고 있다. 상위 옵션으로 갈수록 높은 전송 용량을 제공한다. Option1보다 Option2 가 2배의 전송용량을 가지며, Option간에는 정수배 로 전송 용량이 증가한다. 표 1은 CPRI 옵션별 전송속도를 나타내고 있다[3].
Table 1. Transmission speed by CPRI option.
표 1. CPRI option별 전송속도 CPRI Option CPRI Datarate (Including CW & 8B/10B) CPRI Datarate (Including CW) Payload Datarate 1 0.6144 Gbps 0.4915 Gbps 0.4608 Gbps 2 1.2288 Gbps 0.983 Gbps 0.9216 Gbps 3 2.4576 Gbps 1.9661 Gbps 1.8432 Gbps 4 3.0720 Gbps 2.4576 Gbps 2.3040 Gbps 5 4.9152 Gbps 3.9322 Gbps 3.6864 Gbps 6 6.1440 Gbps 4.9152 Gbps 4.4080 Gbps 7 9.8304 Gbps 7.8643 Gbps 7.3728 Gbps 8 10.1376 Gbps 9.8304 Gbps 9.2160 Gbps 2.1.3 DownSample/UpSample UpSample 블록에서는 그림 9와 같이 F1 영역의 샘플수보다 늘어난 데이터양에 맞게 x6/5 만큼 업 샘플링 한다. 따라서 F2 영역에서는 122.88MHz의 주파수로 동작한다. DownSample 블록에서는 그림 10과 같이 102.4Msps의 IQ 데이터로 변경하기 위 해서 x5/6 만큼 데이터양을 줄인다[4]. 102.4Msps Sample 122.88Msps Sample UpSample
Fig. 9. I/O waveform of UpSample block. 그림 9. UpSample 블록의 입출력 파형
102.4Msps Sample 122.88Msps Sample
DownSample
Fig. 10. I/O waveform of DownSample block. 그림 10. DownSample 블록의 입출력 파형
2.1.4 Decimation/Interpolatioin
RF 송수신부는 JESD204B 블록을 통해 737.28MHz 속도로 IQ 데이터를 전송한다. DownSample 블록
에서는 122.88MHz의 클록으로 동작하므로, Decimation 블록에서는 그림 11와 같이 737.28MHz / 6 = 122.88MHz 로 다운샘플링 동작을 수행해야 한다[4].
122.88Msps Sample 737.28Msps Sample
Decimation
Fig. 11. I/O waveform of decimation block. 그림 11. Decimation 블록의 입출력 파형 그림 12와 같이 Interpolation 블록에서는 UpSample 블록에서 전달하는 122.88MHz IQ 데이터를 CFR 블록에 전달하기 전에 737.28MHz의 IQ 데이터로 변환한다. 122.88Msps Sample 737.28Msps Sample Interpolation
Fig. 12. I/O waveform of interpolation block. 그림 12. Interpolation 블록의 입출력 파형
2.1.4 CFR
CFR(Crest Factor Reduction)은 다수의 주파수 성분을 갖는 신호가 합쳐질 때 발생하는 피크 파워 (peak power) 성분을 신호 특성 저하 없이 감소시 킬 수 있는 기술이며, 이를 통해 저용량 설계로 동 일한 레벨의 출력신호를 서비스 할 수 있다. 그림 13에는 CFR의 동작 설명을 위한 파형을 나타내고 있다[6, 7]. CL |X| Canc ellation pulse Modified peak Original peak Threshold t Fig. 13. CFR operation waveform.
그림 13. CFR의 동작 파형 2.1.5 DPD DPD(Digital Pre-Distortion)은 신호의 비선형성 을 최소화하기 위해, 또 다른 비선형 신호로 증폭 하여 출력되는 신호를 선형에 가깝도록 설계하는 기술이다. 그림 14에는 DPD 기능을 설명하기 위한 블록도와 동작 파형을 나타내고 있다[7, 8]. DPD Digital I Digital Q Up Converter Down Converter HPA DAC ADC ANTENNA FEEDBACK Nonlinearity
[Nonlinearity]-1 Linear Signal
Fig. 14. DPD operation waveform. 그림 14. DPD 동작 파형 2.1.6 JESD204B JESD204B의 연결 속도를 계산하는 방식은 다음 과 같다. 연결 속도를 결정하는 중요 파라미터는 레인 수 L, 디바이스당 컨버터 수 M, 프레임당 옥 텟(octect) 수 F, 프레임당 샘플 수 S 이다. 대부분 컨버터의 동작 모드에 따른 LMFS 파라미터는 달 라지기때문에 장치의 데이터시트에 별도로 안내하 고 있다. 본 논문에서 AFE7686은 L-M-F-S=4221 모드를 사용한다. 한편, JESD204B의 DAC 및 ADC 의 레인 속도는 다음과 같은 과정으로 계산된다. 계산식에 사용된 파라미터는 다음과 같다.
FDAC = 8847.36 MHz (DAC 샘플링 클록) DAC_I = 12 (DAC Interpolation)
FADC = 2949.12 MHz (ADC 샘플링 클록) ADC_D = 4 (ADC Decimation)
B' = 16-bit (니블 단위 컨버터 분해능) DAC Total Data Rate = 58.9824 Gbps = FDAC / DAC_I * (M * 2) * F * B' * 10/8 DAC Lane Data Rate = 14.7456 Gbps = DAC Total Data Rate / L
ADC Total Data Rate = 58.9824 Gbps = FADC / ADC_D * (M * 2) * F * B' * 10/8 ADC Lane Data Rate = 14.7456 Gbps = ADC Total Data Rate / L
2.2 광입출력부
광입출력부는 디지털 송수신 유닛이 상위 장치와 연결되는 통로이며, 전기신호를 광신호로 변환하여 송신하고, 광신호를 전기적 신호로 변환하여 수신
하는 블록이다. 최대 10Gbps Link Speed를 제공하 는 SFP+ 트랜시버로 연결된다. 2.3 RF 송수신부 RF 송수신부는 디지털 신호를 아날로그 신호로 변환하는 DAC와 아날로그 신호를 디지털 신호로 변환하는 ADC를 포함한다. RF 송수신부의 ADC 와 DAC는 각각 4채널로 구성된다. RF 신호는 안 테나를 통해 ADC로 공급되어 디지털 데이터로 변 환되고 JESD204B 인터페이스로 FPGA에 전달된 다. FPGA에서 생성한 디지털 데이터는 JESD204B 인터페이스로 DAC에 전달되어 RF 신호로 변환되 고 안테나를 통해 송출된다. 그림 15에는 RF 송수 신부에 사용된 Texas Instruments 사의 AFE7686 의 전체 블록도를 나타내고 있다.
Fig. 15. Block diagram of the AFE7686. 그림 15. AFE7686의 전체 블록도
Start
AFE 7686 Rese t
S purious ra diation ban
AFE 7686 DAC Confi gur ation Is the A FE7686 PLL locke d? YES N O Is AFE 7686 S erDes PLL locke d? YES N O
AFE 7686 ADC Confi gur ation End
Fig. 16. Block diagram of the AFE7686. 그림 16. AFE7686의 초기화 과정 AFE7686을 초기화하기 위한 과정은 그림 16과 같다. 초기화 과정은 첫 번째로 AFE7686에 리셋 신호를 인가하여 초기화 한다. 두 번째로 DAC의 감쇄기를 최대치로 설정하고, 불요파가 방사되지 않도록 레지스터를 설정한다. 세 번째로 샘플링 클 록의 PLL Lock 상태를 확인하고 Lock 상태가 될 때까지 대기한다. 네 번째로 SerDes 클록의 PLL Lock 상태를 확인하고 Lock 상태가 될 때까지 대 기한다. 다섯 번째로 DAC 및 ADC 레지스터를 설 정하여 모든 초기화 동작을 마친다. 2.4 클록발생부 클록발생부는 디지털 송수신 유닛이 상위장치와 연결되기 전에는 자체 클록으로 시스템을 초기화 하고, 상위장치와 연결을 준비한다. 발생된 클록은 신호처리부, RF 송수신부에 공급되며 자체 클록으 로 운영하다가, 상위 장치와 연결되면 CPRI를 통 한 동기 클록으로 PLL을 운영한다. 디지털 송수신 유닛이 올바르게 동작하기 위해서는 신호처리부, RF 송수신부, 광송수신부에 공급되는 클록이 모두 동기화되어야 하는데, PLL 칩에 내장된 높은 VCO 출력 주파수를 분주하여 각 블록에 공급하므로 동 기화된 클록을 공급할 수 있다. 클록발생부의 클록 공급도는 그림 17과 같다. Clock Generator RF Transceiver Signal Processing Unit 368.64MHz DEVCLK 15.36MHz SYSREF 15.36MHz SYSREF 368.64MHz DEVCLK 368.64MHz JESD CORE 245.76MHz CPRI REF 30.72MHz CPRI RECOVERY VCTCXO 30.72MHzLOCAL
Fig. 17. Clock supply diagram of the clock generator. 그림 17. 클록발생부의 클록 공급도
3. 성능 실험 가. 실험 환경
제안된 5G 광중계기 구동을 위한 디지털 송수신 유닛 설계의 정확성을 평가하기 위해서 Xilinx 사 의 Zynq UltraScale+ MPSoC 계열의 XCZU9CG-2FFVC900I를 사용하였다. 설계 툴은 Xilinx사의 Vivado 2018.3을 사용하였다. 한편, FPGA의 설계
언어는 VHDL, Verilog 등을 사용하였다. 제안된 5G 광중계기 디지털 송수신 유닛 기능과 성능을 평가하기 위하여 시험환경의 테스트베드를 그림 18과 같이 구축하여 실험을 수행하였다.
Fig. 18. Test bed of test environment. 그림 18. 시험환경의 테스트 베드 나. 실험 결과 ① 평탄도 측정 5G 광중계기로서 서비스 품질을 보장하는 평탄 도는 중심주파수 3.65GHz에서 96MHz 대역폭 기 준으로 1.6dB 이하를 만족해야 한다. 로데슈바르츠 사의 네트워크 분석기를 이용하여 평탄도를 측정 한 결과는 그림 19와 같이 |Min|-|Max| = 1.04dB 이 므로, 성능목표 1.6dB 이하에 만족함을 확인하였다. 표 2는 각 채널 및 중심주파수 대역에 따른 Downlink와 Uplink 평탄도를 측정한 결과를 나타내 고 있다. 평탄도는 96MHz 대역폭 기준으로 Downlink 평균 1.02dB 및 Uplink 평균 1.19dB의 실험치를 산출하여 1.6dB 이하 성능목표를 만족함을 확인하 였다.
Fig. 19. Flatness measurement waveform. 그림 19. 평탄도 측정 파형
Table 2. Measurement result of flatness.
표 2. 평탄도 측정결과
Test Items
Channel and center frequency (Main = 3.65 GHz) (+ Alpha = 3.75 GHz) Performance target Experimental value Flatness (Down Link) CH1 Main 1.6 dB Below (Bandwidth BW=96MHz) 1.04 dB + Alpha 1.07 dB CH2 Main 1.08 dB + Alpha 1.08 dB CH3 Main 1.08 dB + Alpha 1.07 dB CH4 Main 0.86 dB + Alpha 0.86 dB Flatness (Up Link) CH1 Main 1.6 dB Below (Bandwidth BW=96MHz) 1.21 dB + Alpha 1.36 dB CH2 Main 1.04 dB + Alpha 1.23 dB CH3 Main 1.05 dB + Alpha 1.12 dB CH4 Main 1.28 dB + Alpha 1.25 dB 또한, 그림 20는 채널 및 중심주파수 대역에 따른 평탄도 그래프를 나타내고 있다.
Fig. 20. Flatness graph according to channel and center frequency band. 그림 20. 채널 및 중심주파수 대역에 따른 평탄도 그래프 ② Return Loss 측정 5G 광중계기로서 서비스 품질을 보장하는 Return Loss는 중심주파수 3.65GHz에서 96MHz 대역폭 기 준으로 1.6dB 이하를 만족해야 한다. 로데슈바르츠 사의 네트워크 분석기를 이용하여 Return Loss를 측정한 결과는 그림 21과 같이 최대 1.2dB, 최소 1.05dB로, 성능목표 1.6dB 이하를 만족함을 확인하 였다. 3.65 GHz BW = 96MHz 3.698 GHz 3.602 GHz 1.6 dB BW + @ Fail Pass M2 •M1 3.602 GHz 1.20 U •M2 3.698 GHz 1.05 U Min 1.05 1.2 Max
Fig. 21. Return Loss measurement waveform. 그림 21. Return Loss 측정 파형
표 3은 각 채널 및 중심주파수 대역에 따른 Down-link와 Uplink Return Loss를 측정한 결과를 나타 내고 있다. Return Loss는 96MHz 대역폭 기준으
로 Downlink 평균 1.27dB 및 Uplink 평균 1.19dB의 실험치를 산출하여 1.6dB 이하 성능목표를 만족함 을 확인하였다.
Table 3. Return Loss measurement result.
표 3. Return Loss 측정 결과
Test Items
Channel and center frequency (Main = 3.65 GHz) (+ Alpha = 3.75 GHz) Performance target Experimental value Return Loss (Down Link) CH1 Main 1.6 dB Below (Bandwidth BW=96MHz) 1.2 dB + Alpha 1.28 dB CH2 Main 1.24 dB + Alpha 1.2 dB CH3 Main 1.26 dB + Alpha 1.36 dB CH4 Main 1.3 dB + Alpha 1.34 dB Return Loss (Up Link) CH1 Main 1.6 dB Below (Bandwidth BW=96MHz) 1.1 dB + Alpha 1.18 dB CH2 Main 1.11 dB + Alpha 1.1 dB CH3 Main 1.33 dB + Alpha 1.24 dB CH4 Main 1.24 dB + Alpha 1.21 dB 또한, 그림 22는 채널 및 중심주파수 대역에 따른 Return Loss 그래프를 나타내고 있다.
Fig. 22. Return Loss graph according to channel and center frequency band.
그림 22. 채널 및 중심주파수 대역에 따른 Return Loss 그래프
③ Channel Power 및 ACLR 측정 Channel Power는 100MHz 대역폭 소스로 -20.5dBm 에서 ±0.5dBm를 만족해야 하고 ACLR은 -48dBc 이하를 만족해야 한다. 로데슈바르츠사의 스펙트럼 분석기를 이용하여 Channel Power를 측정한 결과는 그림 23과 같이 -20.49dBm으로 성능목표 –20.5dBm ±0.5dBm를 만족함을 확인하였다. 한편, ACLR을 측 정한 결과는 그림 23과 같이 Lower -48.99dBc, Upper -48.19dBc로 성능목표 -48dBc 이하를 만족함을 확 인하였다. 3.65 GHz 520MHz 100MHz 3.91 GHz 3.39 GHz Channel Power ACLR -50 dBm -100 dBm Lower 100M -48.99 dBc Upper 100M -48.19 dBc -20 dBm Channel Power -20.49 dBm
Fig. 23. Channel Power and ACLR measurement waveform. 그림 23.Channel Power 및 ACLR 측정 파형
Table 4. Channel Power measurement result.
표 4. Channel Power 측정 결과
Test Items
Channel and center frequency (Main = 3.65 GHz) (+ Alpha = 3.75 GHz) Performance target Experimental value Channel Power (Down Link) CH1 Main -20.5 dBm (±0.5dBm) Condition : BW=100MHz Source=100MHz -20.49 dBm + Alpha -20.68 dBm CH2 Main -20.5 dBm + Alpha -20.7 dBm CH3 Main -20.5 dBm + Alpha -20.66 dBm CH4 Main -20.53 dBm + Alpha -20.46 dBm Channel Power (Up Link) CH1 Main -20.0 dBm (±0.5dBm) Condition : BW=100MHz Source=100MHz -20.09 dBm + Alpha -20.07 dBm CH2 Main -19.98 dBm + Alpha -20.07 dBm CH3 Main -20.02 dBm + Alpha -20.06 dBm CH4 Main -20.04 dBm + Alpha -20.06 dBm 표 4는 각 채널 및 중심주파수 대역에 따른 Down-link와 Uplink의 Channel Power를 측정한 결과를 나타내고 있다. Channel Power는 100MHz 대역폭 기준으로 Downlink 평균 -20.57dBm 및 Uplink 평균 -20.05dBm의 실험치를 산출하여 Downlink –20.5± .5dBm 및 Uplink -20.0±0.5dBm의 성능목표를 만 족함을 확인하였다. 또한, 그림 24는 채널 및 중심주파수 대역에 따른 Channel Power 그래프를 나타내고 있다.
Fig. 24. Channel power graph according to channel and center frequency band.
그림 24. 채널 및 중심주파수 대역에 따른 Channel Power 그래프
표 5는 각 채널 및 중심주파수 대역에 따른 Down-link의 ACLR을 측정한 결과를 나타내고 있다. ACLR 은 DAC에서 불요파 방사의 비율을 측정하기 위한 것으로, Uplink의 경우 ADC가 수신하는 동작이므 로 Uplink의 ACLR은 측정하지 않는다. Downlink 의 ACLR은 100MHz 대역폭 기준으로 Lower 평균 -49.9dBc 및 Upper 평균 -49.18dBc의 실험치를 산 출하여 -48dBc 이하의 성능목표를 만족함을 확인 하였다.
Table 5. ACLR measurement result.
표 5. ACLR 측정 결과
Test Items
Channel and center frequency (Main = 3.65 GHz) Performance target Experimental value Lower Upper ACLR (Down Link) CH1 Main -48dBc Below -48.99 dBc -48.19 dBc CH2 Main -50.19 dBc -49.59 dBc CH3 Main -50.15 dBc -49.4 dBc CH4 Main -50.28 dBc -49.54 dBc
또한, 그림 25는 Downlink에 대한 ACLR를 측정 한 그래프를 나타낸다.
Fig. 25. ACLR measurement graph for each channel for downlink.
그림 25. Downlink에 대한 채널별 ACLR 측정 그래프
④ EVM 및 Frequency Error 측정
EVM(Error Vector Magnitude)은 100MHz 대역 폭 기준으로 2% 이하를 만족해야 하고, Frequency Error는 100MHz 대역폭 기준으로 ±20Hz를 만족 해야 한다. 로데슈바르츠사의 스펙트럼 분석기를 이용하여 EVM을 측정한 결과는 그림 26과 같이 1.6%로 성능목표 2% 이하를 만족함을 확인하였고, Frequency Error를 측정한 결과는 그림 26과 같이 0.11Hz로 성능목표 ±20Hz를 만족함을 확인하였다.
Fig. 26. EVM and Frequency Error measurement waveform. 그림 26. EVM 및 Frequency Error 측정 파형
표 6은 각 채널 및 중심주파수 대역에 따른 Down-link와 Uplink의 EVM 및 Frequency Error를 측정 한 결과를 나타내고 있다. EVM은 100MHz 대역폭 기준으로 Downlink 평균 1.58% 및 Uplink 평균 1.44%의 실험치를 산출하여 2% 이하의 성능목표 를 만족함을 확인하였다. 한편, Frequency Error는 100MHz 대역폭 기준으로 Downlink 평균 0.28Hz 및 Uplink 평균 -0.32Hz의 실험치를 산출하여 ±20Hz의 성능목표를 만족함을 확인하였다.
Table 6. EVM 및 Frequency Error measurement result.
표 6. EVM 및 Frequency Error 측정 결과
Test Items
Channel and center frequency (Main = 3.65 GHz) (+ Alpha = 3.75 GHz) Performance target Experimental value EVM Frequency Error EVM Frequency Error (Down Link) CH1 Main EVM : 2% Below (100M) Frequency Error : ±20Hz within (100M) 1.6 % 0.11 Hz + Alpha 1.65 % 1.27 Hz CH2 Main 1.56 % -0.26 Hz + Alpha 1.54 % -1.23 Hz CH3 Main 1.53 % 0.38 Hz + Alpha 1.63 % -0.75 Hz CH4 Main 1.52 % -1.25 Hz + Alpha 1.58 % -0.49 Hz EVM Frequency Error (Up Link) CH1 Main EVM : 2% Below (100M) Frequency Error : ±20Hz within (100M) 1.43 % -1.32 Hz + Alpha 1.45 % -0.92 Hz CH2 Main 1.43 % -0.15 Hz + Alpha 1.43 % 0.82 Hz CH3 Main 1.45 % -0.58 Hz + Alpha 1.46 % 0.92 Hz CH4 Main 1.43 % -1.09 Hz + Alpha 1.45 % -0.25 Hz 또한, 그림 27은 채널 및 중심주파수 대역에 따른 EVM 그래프를 나타내고 있으며, 그림 28는 채널 및 중심주파수 대역에 따른 Frequency Error 그래 프를 나타내고 있다.
Fig. 27. EVM graph according to channel and center frequency band.
Fig. 28. Frequency Error graph according to channel and center frequency band.
그림 28. 채널 및 중심주파수 대역에 따른 Frequency Error 그래프 Ⅲ. 결론 본 논문에서는 5G 광중계기 구동을 위한 디지털 송수신 유닛 설계를 제안하였다. 첫 번째로 신호처 리부 블록은 클록발생부에서 동기화 클록을 인가받 아, CPRI 메시지를 파싱하고, IQ 데이터의 압축을 해체한 후에 신호처리를 위한 리샘플링 과정을 거 친다. 그 다음에 IQ 신호를 4채널로 분배하고, 출력 AMP의 보호를 위해 CFR 블록과 DPD 블록을 거 쳐, JESD204B 인터페이스로 RF 송수신부로 IQ 데 이터를 송수신한다. 두 번째로 RF 송수신부는 신호 처리부와 IQ 데이터 주고 받으면서 RF 신홀 변환 또는 수신한다. 세 번째로 광입출력부는 광트래시 버를 통해 광신호를 전기신호로 또는 그 반대로 변 환해 준다. 첫 번째부터 세 번째까지 과정을 다운링 크(downlink)라고 하고, 반대로 연결되는 구조는 업 링크(uplink)가 된다. 네 번째로 클록발생부는 CPRI 링크가 연결되기 전까지 높은 성능의 VCTCXO로 부터 PLL을 구동하고, 신호처리부와 RF 송수신부 로 레퍼런스 클록을 공급한다. CPRI가 연결되면 동 기 클록을 입력받아 지터 성분을 억제한 동기된 레 퍼런스 클록을 신호처리부와 RF 송수신부에 공급 한다. 본 논문에서 제안된 5G 광중계기 구동을 위 한 디지털 송수신 유닛 설계의 정확성을 평가하기 위해서 자체적으로 테스트 베드를 구축하여 평가하 였다. FPGA는 Xilinx 사의 MPSoC 계열의 XCZU9CG-2FFVC900I를 사용하였고, 설계 툴은 Vivado 2018.3 을 사용하였다. 본 논문에서 제안된 5G 광중계기 구동을 위한 디지털 송수신 유닛의 Uplik 동작과 Downlink 기능과 성능을 평가하였다. 평탄도는 96MHz 대역폭 기준으로 Downlink 평균 1.02dB 및 Uplink 평균 1.19dB의 실험치를 산출하여 1.6dB 이하 성능 목표를 만족하였다. Return Loss는 96MHz 대역폭 기준으로 Downlink 평균 1.27dB 및 Uplink 평균 1.19dB의 실험치를 산출하여 1.6dB 이하 성능목표를 만족하였다. Channel Power는 100MHz 대역폭 소 스 기준으로 Downlink 평균 -20.57dBm 및 Uplink 평균 -20.05dBm의 실험치를 산출하여 Downlink –20.5± 0.5dBm 및 Uplink -20.0±0.5dBm의 성능 목표를 만 족하였다. Downlink의 ACLR은 100MHz 대역폭 기준 으로 Lower 평균 -49.9dBc 및 Upper 평균 -49.18dBc의 실험치를 산출하여 -48dBc 이하의 성능목표를 만족 하였다. EVM은 100MHz 대역폭 기준으로 Downlink 평균 1.58% 및 Uplink 평균 1.44%의 실험치를 산출 하여 2% 이하의 성능목표를 만족함을 확인하였다. 한편, Frequency Error는 100MHz 대역폭 기준으로 Downlink 평균 0.28Hz 및 Uplink 평균 -0.32Hz의 실험치를 산출하여 ±20Hz의 성능목표를 만족하였 다. 앞으로의 연구 과제로는 RF 트랜시버의 대역폭 확대와 EVM 개선, 저전력화 및 28GHz 대역의 광 중계기 연구가 필요하다.
References
[1] Kwang-hee Choi. “Research of System in W-CDMA Wireless Repeater,” Master Thesis, Kwangwoon University, 2004
[2] Yong-seong Kwon, “Characteristic Analysis of Optic Repeater over Fiber Link,” Master Thesis, Chung-Ang University, 2002.
[3] CPRI specification, v. 7.0, October. 9, 2015. [4] Woong-sik Chae. “A study on optimization of common public radio interface signal compression for mobile communication network,” Master Thesis, Yeonsei University, 2016.
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Lee. “FGPA Implementation of CFR/DPD Algorithms for LTE RRH Systems,” Journal of Korean
Iinstitute of Communications and Information Sciences, Vol.2012, No.6 pp.1254-1255, 2012.
[8] Ki-dae Kwon. “Improvement on Efficiency and Linearity Based on Digital Pre-Distortion for High Power Amplifier,” Master Thesis, Ajou University, 2014.
BIOGRAPHY
Kyoung-Ok Min (Member)
2006：BS degree in Electronic Engineering, Hanbat National University
2021：MS degree in Electronic Engineering, Hanbat National University
Seung-Ho Lee (Member)
1986：BS degree in Electronic Engineering, Hanyang University 1989：MS degree in Electronic Engineering, Hanyang University 1994：Ph. D degree in Electronic Engineering, Hanyang University 1994～current：Professor, Department of Electronic Engineering, Hanbat National University
