(19) 대한민국특허청(KR) (12) 공개특허공보(A)
(11) 공개번호 10-2009-0058730 (43) 공개일자 2009년06월10일 (51) Int. Cl.
H01L 29/78 (2006.01)
(21) 출원번호 10-2007-0125466 (22) 출원일자 2007년12월05일 심사청구일자 2007년12월05일
(71) 출원인
한국전자통신연구원
대전 유성구 가정동 161번지 (72) 발명자
임종원
대전 유성구 관평동 669 대덕테크노밸리 504-1101 안호균
대전 유성구 송강동 송강그린아파트 303-905 (뒷면에 계속)
(74) 대리인
특허법인 씨엔에스·로고스 전체 청구항 수 : 총 21 항
(54) 티형 게이트 전극을 구비한 반도체 소자 및 그의 제조 방법 (57) 요 약
본 발명은 소스 저항, 기생 캐패시턴스 및 게이트 저항을 감소시켜 소자의 안정성 및 고주파 특성을 향상시킬 수 있는 티형 게이트 전극을 구비한 반도체 소자 및 그 제조 방법을 제공하는 것으로서, 상기 반도체 소자는, 기판 위에 소스 전극, 드레인 전극, 티형 게이트 전극을 형성하는데 있어서, 상기 티형 게이트 전극의 머리부 하단에 위치한 지지부의 측면에 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 제1,2 보호막을 적층하여 형성하고, 또한, 상기 소스 전극 및 드레인 전극의 측면에 상기 실리콘 산화막 또는 실리콘 질화막으로 이루어진 상기 제2 보호막을 형성함으로써, 소자의 활성 영역을 보호하고, 게이트-드레인, 게이트-소스 간의 기생 캐패시턴스를 감 소시킨다.
대 표 도 - 도2n
(72) 발명자 지홍구
대전 유성구 신성동 121-5 401호 장우진
대전 서구 월평3동 황실아파트 112-1402 문재경
대전 유성구 노은동 계룡리슈빌아파트 1112-202
김해천
대전 유성구 어은동 한빛아파트 103-603 유현규
대전 유성구 노은동 열매마을8단지 새미래아파트 807-301
이 발명을 지원한 국가연구개발사업 과제고유번호 2005-S-039-03 부처명 정보통신부 연구사업명 IT원천기술개발
연구과제명 60GHz Pico cell 통신용 SoP 주관기관 한국전자통신연구원
연구기간 2007년 01월 01일 ~ 2007년 12월 31일
특허청구의 범위 청구항 1
기판;
상기 기판의 상부에 형성된 소스 전극 및 드레인 전극;
상기 기판의 상부에 형성되는 것으로, 상기 기판에 접촉되는 지지부와 상기 지지부와 일체로 형성되어 일정한 단면적을 갖는 머리부로 이루어지는 티형 게이트 전극;
상기 티형 게이트 전극의 지지부의 측면에 형성되는 절연물질로 이루어지는 제1 보호막; 및
상기 소스 및 드레인 전극의 측면 및 상기 제1 보호막의 측면에 형성되는 절연물질로 이루어진 제2 보호막을 포함하는 티형 게이트 전극을 구비한 반도체 소자.
청구항 2 제1항에 있어서,
상기 제1 보호막은 상기 티형 게이트 전극의 지지부의 측면 전체에 형성되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자.
청구항 3 제1항에 있어서,
상기 제1 보호막은 상기 지지부의 하단부에만 형성되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자.
청구항 4 제1항에 있어서,
상기 기판은 반절연 갈륨비소 층과, 상기 갈륨비소층 위에 성장된 에피성장층으로 이루어지는 것을 특징으로 하 는 티형 게이트 전극을 구비한 반도체 소자.
청구항 5
제1항에 있어서, 상기 제1 보호막 및 제2 보호막은
실리콘 질화막으로 구현되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자.
청구항 6
제1항에 있어서, 상기 제1 보호막 및 제2 보호막은
실리콘 산화막으로 이루어지는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자.
청구항 7 제2항에 있어서,
상기 제1 보호막은 2000~3500Å 범위의 두께로 형성되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자.
청구항 8 제3항에 있어서,
상기 제1보호막은 300~600 Å의 범위의 두께로 형성되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자.
청구항 9
제1항에 있어서,
상기 제2 보호막은 100~250 Å 범위의 두께로 형성되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자.
청구항 10
기판 위에 소스 전극과 드레인 전극을 형성하는 단계;
상기 기판 위에 제1 보호막을 형성하는 단계;
상기 제1 보호막이 두 개의 기둥 형상을 갖도록 식각하는 단계;
상기 기판, 소스 전극, 드레인 전극 및 제1 보호막 전 표면에 제2 보호막을 형성하는 단계;
상기 소스 전극, 드레인 전극 및 제1 보호막의 측면에 형성된 제2 보호막을 남기고 나머지 부분은 제거하는 단 계; 및
상기 제1 보호막 및 제2 보호막으로 이루어진 두 개의 기둥 사이에 티형 게이트 전극을 형성하는 단계를 포함하 는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
청구항 11 제10항에 있어서,
상기 기판은 반 절연 갈륨비소 층위에 에피성장층이 형성되어 있는 것임을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
청구항 12 제11항에 있어서,
상기 제1 보호막 및 제2 보호막은 실리콘 질화막인 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자 의 제조 방법.
청구항 13 제12항에 있어서,
상기 제1 보호막 및 제2 보호막은 실리콘 산화막인 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자 의 제조 방법.
청구항 14
제10항에 있어서, 상기 제1 보호막이 두 개의 기둥 형상을 갖도록 형성하는 단계는, 상기 제1 보호막의 상부에 단일층의 형상 반전용 제1 감광막을 도포하는 단계;
상기 제1 감광막에 베이킹 공정, 기 설정된 선폭의 영역에 대한 노광 공정을 수행하는 단계;
상기 제1 감광막에 형상 반전 베이킹 공정과, 전면 노광, 및 현상 공정을 실시하여, 기 설정된 제1 선폭의 제1 감광막만을 잔류시키는 단계;
상기 잔류된 제1 감광막을 식각 마스크로 하여, 상기 제1 보호막을 비등방적으로 건식 식각하여 상기 식각 마스 크로 보호된 부분을 제외한 나머지의 부분의 기판을 노출시키는 단계;
상기 잔류된 제1 감광막을 제거하는 단계;
상기 기판 및 제거되지 않은 제1 보호막의 상부에 제2 감광막을 도포하는 단계;
상기 제2 감광막에 베이킹 공정, 전자빔 조사, 및 현상 공정을 수행하여, 상기 제1 보호막을 제2 선폭으로 노출 시키는 단계;
상기 제1 보호막의 노출된 부분을 비등방적으로 식각하여 기판을 노출하는 단계; 및
상기 제2 감광막을 제거하는 단계로 이루어지는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
청구항 15
제10항에 있어서, 상기 소스 전극, 드레인 전극 및 제1 보호막의 측면에 형성된 제2 보호막을 남기고 나머지 부분은 제거하는 단계는,
반응성 이온 식각 방법을 포함하는 건식 식각 공정에 의해 이루어지는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
청구항 16
제10항에 있어서, 상기 티형 게이트 전극을 형성하는 단계는,
상기 소스 전극, 드레인 전극 및 제1,2 보호막이 형성되어 있는 기판의 상부에 제3 감광막을 도포하는 단계;
티형 게이트 전극이 형성될 부분의 상기 제3 감광막을 제거하는 단계;
상기 티형 게이트 전극이 형성될 부분의 기판을 리세스 식각하는 단계; 및
상기 리세스 식각된 기판 위에 게이트 전극용 금속을 증착한 후, 상기 제3 감광막 및 제3 감광막의 상부에 증착 된 금속층을 제거하는 단계로 이루어지는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
청구항 17
제10항에 있어서, 상기 티형 게이트 전극을 형성하는 단계는,
상기 기판에 이중층 또는 삼중층의 전자빔 레지스트를 형성하고, 상기 제1 보호막 사이의 티형 게이트 전극의 지지부가 위치할 부분과, 그 상부의 머리부가 위치할 부분의 전자빔 레지스트를 제거하는 단계;
상기 전자빔 레지스트 제거에 의해 노출된 제1 보호막 사이의 기판에 대해 건식식각을 이용하여 리세스 식각하 는 단계; 및
상기 리세스 식각된 기판의 위에 게이트 전극용 금속을 증착하고 상기 이중충 또는 삼중층 전자빔 레지스트 및 상기 전자빔 레지스트 위에 증착된 금속층을 제거하는 단계로 이루어지는 것을 특징으로 하는 티형 게이트 전극 을 구비한 반도체 소자의 제조 방법.
청구항 18 제16항에 있어서,
상기 제1 보호막은 2000~3500Å 범위의 두께로 형성되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
청구항 19 제17항에 있어서,
상기 제1보호막은 300~600 Å의 범위의 두께로 형성되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
청구항 20 제10항에 있어서,
상기 제2 보호막은 100~250 Å 범위의 두께로 형성되는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
청구항 21 제14항에 있어서,
상기 제1 선폭은, 0.8 ~ 1.2 ㎛의 범위를 갖는 것을 특징으로 하는 티형 게이트 전극을 구비한 반도체 소자의 제조 방법.
명 세 서
발명의 상세한 설명 기 술 분 야
본 발명은 게이트 저항을 감소시켜 잡음 특성을 개선한 티형 게이트 전극 구조를 갖는 반도체 소자 및 그의 제
<1>
조 방법에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이
<2>
다[과제관리번호: 2005-S-039-03, 과제명: 60GHz Pico cell 통신용 SoP].
배 경 기 술
화합물 반도체 소자인 부정형 고 전자 이동도 트랜지스터(pseudomorphic high electron mobility transistor,
<3>
PHEMT)는 소자 내에 포함되는 하나 또는 그 이상의 층들이 소자 내의 다른 물질의 격자상수와 아주 다른 격자상 수를 가지며, 이러한 격자 불일치에 따른 응력 변형으로 인해 채널 층에서 전자의 이동도(mobility)를 향상시켜 동작 속도를 향상시킨 반도체 소자이다.
상기 부정형 고전자 이동도 트랜지스터는 기판 성장에 어려움이 있으나, 채널 층으로 전달되는 전하 밀도의 증
<4>
가와 고전자 이동도를 가지게 되므로, 소자가 더 높은 전력과 향상된 노이즈 특성을 갖게 되어 높은 주파수에서 작동할 수 있으며, 그 결과 마이크로파 또는 밀리미터파 대역의 소자 응용에 널리 응용되어 지고 있다. 특히 상 기 부정형 고전자 이동도 트랜지스터는, 낮은 초고주파 잡음 특성 등의 장점이 있어 고성능의 밀리미터파 대역 의 무선통신용 회로 및 부품 또는 수십 Gbps급 이상의 광통신용 회로 및 부품 개발에 응용되고 있는 중요한 소 자이다.
이러한 고속 반도체 소자는 높은 변조 동작 및 게이트 저항을 감소시켜 잡음 특성을 개선하기 위해 단면적이 넓
<5>
은 티형 게이트(T-gate)나 버섯(mushroom) 형태의 게이트가 필수적으로 사용되고 있다.
상기 티형 게이트나 버섯 형태의 게이트는 일반적으로 전자빔 리소그라피 방법 또는 포토리소그라피 방법을 통
<6>
해 형성한다. 이 중에서 포토리소그라피 방법은 게이트 전극의 미세한 선폭을 형성할 정도의 해상력이 부족하기 때문에 전자빔 리소그라피 방법이 더 많이 이용되고 있으며, 전자빔 리소그라피 방법에서는, 일반적으로 이중층 또는 삼중층의 감광막을 사용한다.
도 1은 종래 기술의 일 예로서, 절연막 및 혼합 감광막을 이용하여 제조된 티형 게이트 구조를 나타내 단면도이
<7>
다.
도 1을 참조하면, 기존의 티형 게이트 구조는, 갈륨비소 기판(103) 상에 식각 정지 층(105)를 형성한 후, 그 위
<8>
에 갈륨비소를 도포한 후 습식 식각함에 의해 갈륨 비소 캡(GaAs cap)(107)을 형성하고, 상기 갈륨비소 캡(10 7)의 상부에는 Ti-Pt-Au 금속층으로 이루어진 드레인/소스 전극(109a,109b)을 형성하며, 상기 갈륨비소 캡(10 7)이 형성되지 않고 노출된 식각 정지 층(105)의 상부에 T형 게이트 전극(113)을 형성하며, 그리고, 상기 드레 인/소스 전극(109a,109b)의 위에 실리콘 질화막으로 이루어진 절연층(111)을 형성하여 이루어진다.
그런데 이러한 티형 게이트 구조는, 갈륨비소 캡 층(107)의 습식 식각에 의한 티형 게이트(113)의 베이스의 길
<9>
이가 길어지고, 또한 게이트-소스 및 게이트-드레인 캐패시턴스의 증가에 의한 고주파 특성을 저하시킬 수 있다.
또한, 상기 식각 정지 층(105)를 이용한 습식 식각에 의한 식각을 수행하므로, 정확한 식각률의 조절이 필요하
<10>
고, 깊이 방향만이 아니라 측면 방향으로도 식각이 이루어지는 특성에 의한 언더컷의 형성으로 인하여, 소스 저 항의 증가와 게이트 길이가 변화할 수 있어 소자의 성능 향상에 문제점이 발생할 수 있다.
발명의 내용
해결 하고자하는 과제
본 발명은 기존의 티형 게이트 구조의 구조적인 문제점을 해결하고자 한 것으로서, 소스 저항, 기생 캐패시턴스
<11>
및 게이트 저항을 감소시켜 소자의 안정성 및 고주파 특성을 향상시킬 수 있는 티형 게이트 전극을 구비한 반도 체 소자 및 그 제조 방법을 제공하고자 한다.
<12>
과제 해결수단
상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 의한 티형 게이트 전극을 구비한 반도체 소
<13>
자는, 기판; 상기 기판의 상부에 형성된 소스 전극 및 드레인 전극; 상기 기판의 상부에 형성되는 것으로, 상기 기판에 접촉되는 지지부와 상기 지지부와 일체로 형성되어 일정한 단면적을 갖는 머리부로 이루어지는 티형 게 이트 전극; 상기 티형 게이트 전극의 지지부의 측면에 형성되는 절연물질로 이루어지는 제1 보호막; 및 상기 소스 및 드레인 전극의 측면 및 상기 제1 보호막의 측면에 형성되는 절연물질로 이루어진 제2 보호막을 포함하 여 이루어진다.
상기 티형 게이트 전극을 구비한 반도체 소자에 있어서, 상기 제1 보호막은 상기 티형 게이트 전극의 지지부의
<14>
측면 전체에 형성되거나, 상기 지지부의 하단부에만 형성될 수 있다.
그리고 상기 티형 게이트 전극을 구비한 반도체 소자에 있어서, 상기 기판은 반절연 갈륨비소 층과, 상기 갈륨
<15>
비소층 위에 성장된 에피성장층으로 이루어지고, 상기 제1 보호막 및 제2 보호막은, 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있다.
상기 티형 게이트 전극을 구비한 반도체 소자에 있어서, 상기 제1 보호막은 2000~3500Å 범위의 두께로 형성되
<16>
거나, 300~600 Å의 범위의 두께로 형성될 수 있다.
또한, 본 발명의 실시 형태에 따르면, 티형 게이트 전극을 구비한 반도체 소자의 제조 방법은, 기판 위에 소스
<17>
전극과 드레인 전극을 형성하는 단계; 상기 기판 위에 제1 보호막을 형성하는 단계; 상기 제1 보호막이 두 개의 기둥 형상을 갖도록 식각하는 단계; 상기 기판, 소스 전극, 드레인 전극 및 제1 보호막 전 표면에 제2 보호막을 형성하는 단계; 상기 소스 전극, 드레인 전극 및 제1 보호막의 측면에 형성된 제2 보호막을 남기고 나머지 부 분은 제거하는 단계; 및 상기 제1 보호막 및 제2 보호막으로 이루어진 두 개의 기둥 사이에 티형 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
상기 티형 게이트 전극을 구비한 반도체 소자의 제조 방법에 있어서, 상기 기판은 반 절연 갈륨비소 층위에 에
<18>
피성장층이 형성된 것이고, 상기 제1 보호막 및 제2 보호막은 실리콘 질화막 또는 실리콘 산화막으로 구현된다.
또한, 상기 티형 게이트 전극을 구비한 반도체 소자의 제조 방법에 있어서, 상기 제1 보호막이 두 개의 기둥 형
<19>
상을 갖도록 형성하는 단계는, 상기 제1 보호막의 상부에 단일층의 형상 반전용 제1 감광막을 도포하는 단계;
상기 제1 감광막에 베이킹 공정, 기 설정된 선폭의 영역에 대한 노광 공정을 수행하는 단계; 상기 제1 감광막에 형상 반전 베이킹 공정과, 전면 노광, 및 현상 공정을 실시하여, 기 설정된 제1 선폭의 제1 감광막만을 잔류시 키는 단계; 상기 잔류된 제1 감광막을 식각 마스크로 하여, 상기 제1 보호막을 비등방적으로 건식 식각하여 상 기 식각 마스크로 보호된 부분을 제외한 나머지의 부분의 기판을 노출시키는 단계; 상기 잔류된 제1 감광막을 제거하는 단계; 상기 기판 및 제거되지 않은 제1 보호막의 상부에 제2 감광막을 도포하는 단계; 상기 제2 감광 막에 베이킹 공정, 전자빔 조사, 및 현상 공정을 수행하여, 상기 제1 보호막을 제2 선폭으로 노출시키는 단계;
상기 제1 보호막의 노출된 부분을 비등방적으로 식각하여 기판을 노출하는 단계; 및 상기 제2 감광막을 제거하 는 단계로 이루어진다.
또한, 상기 소스 전극, 드레인 전극 및 제1 보호막의 측면에 형성된 제2 보호막을 남기고 나머지 부분은 제거
<20>
하는 단계는, 반응성 이온 식각 방법을 포함하는 건식 식각 공정에 의해 이루어진다.
더하여, 상기 티형 게이트 전극을 구비한 반도체 소자의 제조 방법에 있어서, 티형 게이트 전극을 형성하는 단
<21>
계는, 상기 소스 전극, 드레인 전극 및 제1,2 보호막이 형성되어 있는 기판의 상부에 제3 감광막을 도포하는 단 계; 티형 게이트 전극이 형성될 부분의 상기 제3 감광막을 제거하는 단계; 상기 티형 게이트 전극이 형성될 부 분의 기판을 리세스 식각하는 단계; 및 상기 리세스 식각된 기판 위에 게이트 전극용 금속을 증착한 후, 상기 제3 감광막 및 제3 감광막의 상부에 증착된 금속층을 제거하는 단계로 이루어질 수 있다.
또 다른 실시 예에서, 상기 티형 게이트 전극을 형성하는 단계는, 상기 기판에 이중층 또는 삼중층의 전자빔 레
<22>
지스트를 형성하고, 상기 제1 보호막 사이의 티형 게이트 전극의 지지부가 위치할 부분과, 그 상부의 머리부가
위치할 부분의 전자빔 레지스트를 제거하는 단계; 상기 전자빔 레지스트 제거에 의해 노출된 제1 보호막 사이의 기판에 대해 건식식각을 이용하여 리세스 식각하는 단계; 상기 리세스 식각된 기판의 위에 게이트 전극용 금속 을 증착하고 상기 이중충 또는 삼중층 전자빔 레지스트 및 상기 전자빔 레지스트 위에 증착된 금속층을 제거하 는 단계로 이루어질 수 있다.
효 과
상술한 바와 같이 본 발명은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 보호막을 이용하여 게이트 전극의
<23>
안정성을 향상시킬 수 있으며, 건식 식각 방법을 이용한 상기 실리콘 질화막의 식각을 통하여 게이트 미세 선폭 을 유지할 수 있다.
또한, 본 발명은 티형 게이트 전극의 머리부 하부에 위치한 지지부의 측면에 상기 보호막을 잔류시키는 구조를
<24>
이용하여, 게이트-소스 및 게이트-드레인 캐패시턴스을 감소시켜 소자의 드레인 출력 특성을 향상시킬 수 있으 며, 게이트 길이의 감소에 따른 차단주파수의 향상과 아울러 이로 인한 고주파 특성의 향상을 도모할 수 있다.
발명의 실시를 위한 구체적인 내용
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실
<25>
시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상 세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
<26>
[실시예 1]
<27>
본 발명의 제1 실시 형태에 따른 티형 게이트 전극을 갖는 반도체 소자는, 게이트 전극의 안전성 향상 및 소자
<28>
의 활성 영역 보호를 위한 제1 보호막을, T 형 게이트 전극의 머리부 하단부에서 기판까지 측면 전체에 형성하 고, 또한 상기 제1 보호막의 좌우 측면 및 소스 전극/드레인 전극의 측면에 제2 보호막을 형성한 것이다.
도 2a 내지 도 2n는 본 발명의 제1 실시 형태에 따른 티형 게이트 전극을 갖는 반도체 소자의 구조 및 제조 방
<29>
법을 설명하기 위하여 나타낸 제조 공정별 소자의 수직 단면도이다. 특히, 도 2n은 본 발명의 제1 실시 형태에 따른 티형 게이트 전극의 전체 구조를 나타낸 수직 단면도이다.
상기 도 2a 내지 도 2n의 단면도를 참조하여, 본 발명의 제1 실시 형태에 있어서, 티형 게이트 전극을 구비한
<30>
반도체 소자의 제조 과정을 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이 기판(201) 위에 소스 전극/드레인 전극(202)을 형성한다. 상기 기판(201)은 반
<31>
절연 갈륨비소 기판위에 에피성장층을 성장하여 된 것이다. 그리고, 상기 소스 전극/드레인 전극(202)은 일반적 으로 널리 알려진 기술에 의해 구현될 수 있으며, 소재로는 도전성을 갖는 금속을 사용하며, 예를 들면, AuGe/Ni/Au 를 급속 열처리 방법을 이용하여 합금하여 사용한다.
상기와 같이, 소스 전극/드레인 전극(202)이 형성되면, 상기 기판의 상부에 티형 게이트 전극의 지지부를 보호
<32>
하기 위한 제1 보호막을 형성하며, 도 2b ~ 도 2i에 도시된 수직 단면도가 상기 제1 보호막의 형성 과정에 해당 된다.
구체적으로 설명하면, 도 2b에 도시된 바와 같이, 제1 보호막(203)을 기판(201) 위의 전 표면에 소정의 두께로
<33>
증착한다. 여기서, 상기 제1 보호막(203)은 실리콘 질화막 또는 실리콘 산화막으로 구현될 수 있다. 그리고, 상 기 실리콘 산화막 또는 실리콘 질화막으로 구현되는 제1 보호막(203)의 증착은 플라즈마 화학 증착(PECVD;
Plasma Enhanced Chemical Vapor Deposition) 방법 또는 스퍼터(Sputter) 등의 방법을 이용하여 이루어진다.
이때, 본 발명의 제1 실시 형태에 있어서, 상기 제1 보호막(203)은 티형 게이트의 머리 하부에서 기판까지의 지 지부 측면 전체에 형성되어, 게이트-드레인 및 게이트-소스 간의 기생 캐패시턴스를 감소시키기 위한 것으로서, 그 두께는 형성하고자 하는 티형 게이트의 지지부 높이에 대응하며, 예를 들면 대략 2000~3500Å의 범위를 갖는 다.
그리고 도 2c에 도시된 바와 같이, 상기 제1 보호막(203) 위의 전체에 단일층의 제1 감광막(204)을 도포한다.
<34>
상기 제1 감광막(204)은 형상 반전용 감광막으로 이루어지며, 대략 약 1.1 ~ 1.2 mm의 두께를 갖는다. 그리고, 상기 제1 감광막(204)에 대해, 베이킹 공정, 마스크(205)를 이용한 0.8 ~ 1.2 ㎛의 제1 선폭으로의 노광 공정을
실시한다. 이때 노광 광원(206)으로 UV(I-line, 365 nm)를 사용한다.
그리고 상기 노광 후에 형상 반전 베이킹 공정, 전면 노광 및 현상공정을 실시하여, 도 2d에 도시된 바와 같이,
<35>
상기 제1 선폭의 제1 감광막(204)만 잔류시키고 나머지 부분에서의 제1 감광막(204)은 제거한다. 여기서, 형상 반전 베이킹 온도와 시간은 113℃ 및 3분으로 한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 잔류된 제1 감광막(204)을 식각용 마스크로 이용하여, 상기 잔류된
<36>
제1 감광막(204)에 의해 보호되지 않은 부분의 제1 보호막(203)을 비등방적으로 식각한다. 이때 식각 방법으로 는, 반응성 이온 식각(Reactive Ion Etching)을 포함한 건식 식각 방법이 사용될 수 있으며, 상기 식각에 의하 여, 상기 잔류 감광막(204)의 아래에서만 제1 보호막(203)이 남고 그외의 부분에서는 제거되어, 상기 기판(201) 및 소스전극/드레인 전극(202)이 노출된다. 이때, 제1 보호막의 식각은 상기 제1 보호막(203)이 기판(201) 및 소스/드레인 전극(202)에 잔류하지 않도록 과식각하는 것이 바람직하다.
그리고, 도 2f에 도시된 바와 같이, 상기 잔류된 제1 감광막(204)을 제거하여, 원하는 크기의 제1 보호막(203)
<37>
을 형성한다. 이때에도 상기 제1 감광막이 잔류하지 않도록 플라즈마 애싱(ashing) 공정을 실시하는 것이 바람 직하다. 이에 도 2f에 나타난 상기 제1 보호막(203)은 대략 0.8~1.2㎛의 제1 선폭을 갖게 된다.
이어서, 도 2g에 도시된 바와 같이, 상기 기판(201), 소스/드레인 전극(202) 및 잔류된 제1 보호막(203) 전체의
<38>
상부에 단일층의 제2 감광막(207)을 도포한 후, 베이킹 공정, 마스크 패턴을 이용한 노광 공정, 및 현상 공정을 실시하여, 상기 제1 보호막(203)에서 식각할 부분만을 노출시킨다. 상기 노출되는 부분은 대략 0.1 ㎛의 미세한 제2 선폭을 갖는 것이 바람직하다. 이때 상기 제2 감광막(207)의 소재는 PMMA(Poly Methyl Methacrylate)를 이 용할 수 있으며, 상기 제2 감광막(207)의 두께는 약 4000 ~ 5500 Å로 한다.
다음으로, 도 2h에 도시된 바와 같이, 상기 제2 감광막(207)을 식각 마스크로 하여, 제1 보호막(203)의 노출된
<39>
부분을 비등방적으로 건식 식각하여, 기판(201)을 노출시킨다. 여기서, 건식 식각 방법으로는, 반응성 이온 식 각법을 이용할 수 있다. 이때에도, 상기 노출된 기판(201)의 표면에 제1 보호막(203)이 잔류하지 않도록 과식각 을 실시하는 것이 바람직하며, 다만, 기판 채널 층에 손상을 주지 않는 식각 조건을 필요로 한다. 이러한 공정 조건은 일반적으로 알려져 있으므로, 그에 대한 상세한 설명은 생략한다.
그리고 나서, 도 2i에 도시된 바와 같이, 상기 제2 감광막(207)의 전체를 제거한다. 이때에도 마찬가지로 제2
<40>
감광막(207)이 잔류하지 않도록 플라즈마 애싱 공정을 실시하는 것이 바람직하다.
이상의 공정에 의하면, 상기 제1 보호막(203)은 대략 1㎛의 간격으로 마주한 두 개의 기둥 형태를 갖게 된다.
<41>
그 다음으로, 상기 소스 전극/드레인 전극(202)의 측면 및 상기 제1 보호막(203)의 측면에 제2 보호막(208)을
<42>
형성하는데, 이는 도 2j 및 도 2k을 참조하여 설명한다. 즉, 상기 두 개의 기둥 형상을 제1 보호막(203)이 형성 된 후에는, 도 2j에 도시된 바와 같이, 상기 기판(201), 소스전극/드레인 전극(202) 및 제1 보호막(203)의 노출 된 전체 표면에 제2 보호막(208)을 증착한다. 이때 증착 두께는 대략 100~250 Å의 범위를 갖으면 된다. 상기 제2 보호막(208)도 제1 보호막(203)과 마찬가지로, 실리콘 질화막 또는 실리콘 산화막으로 구현되며, 증착 방법 도 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 방법 또는 스퍼터(Sputter) 등의 방법을 이용할 수 있다.
그 다음은, 반응성 이온 식각 방법 등과 같은 건식 식각 방법을 이용하여, 도 2k에 도시된 바와 같이, 상부 방
<43>
향, 즉, 기판(201)의 상부, 소스전극/드레인 전극(202)의 상부, 및 제1 보호막(203)의 상부면에 증착된 제2 보 호막(208)을 비등방적으로 식각하여, 상기 제1 실리콘 질화막(203)의 측면 및 소스/드레인 전극(202)의 측면에 만 제2 보호막(208)이 남아 있도록 한다. 이때, 상기 제1 보호막(203)의 두 기둥 사이에 미세 선폭으로 기판 (201)의 상부에는 특히 상기 제2 보호막이 잔류하지 않도록 과식각한다.
상기와 같이, 제1 보호막(203) 및 제2 보호막(208)의 형성까지 완료되면, 상기 제1 보호막(203) 및 제2 보호막
<44>
(208)에 의해 지지 및 보호되는 티형 게이트 전극을 형성한다. 상기 티형 게이트 전극의 형성은 도 2l ~ 도 2n 의 과정을 통해 이루어진다.
구체적으로는, 도 2l에 도시된 바와 같이, 상기 기판(201)의 상부 전체에 제3 감광막(209)를 도포한 후, 상기
<45>
제3 감광막(209)에서 티형 게이트 전극이 형성될 부분만을 제거한다. 더 구체적으로는, 상기 제1 보호막(203) 내부의 미세 선폭으로 노출된 기판(201)의 상부에 형성된다. 이때, 상기 제3 감광막(209)은 형상 반전용 감광막 으로 이루어진 것으로서, 상기 제3 감광막(209)을 기판(201)의 상부 전체에 도포한 후, 베이킹 공정, 상기 제1 보호막(203)의 상부에 대향하는 위치에 티형 게이트 전극의 머리부 선폭에 해당하는 0.6 ~ 1.0 ㎛ 선폭으로의
노광 공정을 실시하고, 다시 형상 반전용 베이킹 공정, 전면 노광 공정 및 현상 공정을 수행하여, 상기 앞서 0.6~1.0 ㎛의 선폭으로 노광된 부분의 제3 감광막(209)을 제거한다. 상기에 의하면, 상기 제1,2 보호막 (203,208)의 상부 및 상기 제1,2 보호막(203,208)의 두 기둥 사이에, T 형상의 빈 공간이 형성된다. 상기에서, 제3 감광막(209)의 두께는 티형 게이트의 총 높이에 대응하여 설정되는 것으로서, 6000~7000Å의 두께 범위로 형성된다. 상기 제3 감광막(209)의 노광 광원으로는 UV(I-line, 365 nm)를 사용하였다.
그리고 도 2m에 도시된 바와 같이, 상기 제3 감광막(209)의 제거로 인해 제1 보호막(203) 사이에서 미세 선폭으
<46>
로 노출된 기판(201)을 리세스 식각한다. 상기 상기 기판의 리세스 식각은 소스와 드레인 사이에 원하는 전류가 흐르도록 하여 전류를 조절할 수 있도록 한다. 상기 리세스 식각에서는, 유도 결합 플라즈마(Inductively Coupled Plasma)를 이용한 건식 식각 방법이 이용될 수 있으며, 이때 제1,2 보호막(203,208) 및 제3 감광막 (209)은 식각되지 않고, 기판(201)만 식각되도록, 건식 식각 가스로서 BCl3/SF6를 이용한다.
그리고, 상기 도 2m과 같은 상태에서, 게이트 전극용 금속을 증착하고, 제3 감광막(209)를 제거함으로써, 지지
<47>
부(211a)와 머리부(211b)를 갖는 티형 게이트 전극(211)을 도 2n에 도시된 바와 같이 형성한다.
상기 티형 게이트 전극(211)의 지지부(211a)는 상기 제1 보호막(203) 및 제2 보호막(208)에 의해 측면이 보호되
<48>
며, 상기 지지부(211a) 및 상기 제1,2 보호막(203,208)에 의해 상기 머리부(211b)가 지지된다. 상기 티형 게이 트 전극(211)은 Ti/Pt/Au로 구성된 게이트 전극용 금속을 전자선 진공증착법으로 증착하여 이루어지고, 제3 감 광막(209)의 제거는 리프트-오프 공정에 의해 이루어진다.
상기와 같이 제조된 본 발명의 제1 실시 형태에 따른 티형 게이트를 구비한 반도체 소자의 구조를 도 2n의 수직
<49>
단면도를 참조하여 설명한다.
도 2n을 참조하면, 본 발명의 제1 실시 형태에 따른 티형 게이트를 구비한 반도체 소자는, 기판(201)과, 상기
<50>
기판(201)의 상부에 형성된 소스 전극 및 드레인 전극(202)과, 상기 기판(202)에 접촉되는 지지부(211a)와 상기 지지부(211a)와 일체로 형성되어 일정한 단면적을 갖는 머리부(211b)로 이루어지는 티형 게이트 전극(211)과, 상기 티형 게이트 전극(211)의 지지부(211b)의 측면에 형성되는 절연물질로 이루어지는 제1 보호막(203)과, 상 기 소스 전극 및 드레인 전극(202)의 측면 및 상기 제1 보호막(203)의 측면에 형성되는 절연물질로 이루어진 제 2 보호막(208)을 포함하여 이루어지게 된다.
상기의 티형 게이트 전극(211)은 제1 보호막(203)에 의해 안정적으로 지지되면서 보호되어, 미세 선폭으로 이루
<51>
어진 지지부(211b)를 갖을 수 있게 된다. 또한, 상기 제1,2 보호막(203,208)에 의해 티형 게이트 전극(211)과 소스전극 및 드레인 전극(202) 간의 기생 캐패시턴스가 감소되며, 그 결과, 주파수 특성 및 안정된 동작 특성을 얻을 수 있게 된다.
[실시예 2]
<52>
본 발명의 제 2 실시 형태에 따른 티형 게이트 전극을 갖는 반도체 소자는, 앞서의 제1 실시 예에서와 마찬가지
<53>
로 티형 게이트 전극의 지지부의 측면 및 소스 전극/드레인 전극의 측면에 기생 캐패시턴스 감소와 소자 보호를 위한 제1,2 보호막 및 제2 보호막을 각각 형성하는데 있어서, 상기 티형 게이트 전극의 지지부의 측면 전체가 아니라 기판측에 접한 하단부에만 상기 제1,2 보호막이 형성되도록 한다는 점에 구조적인 차이가 있으며, 이에 따라서 일부 제조 공정에 차이를 갖는다.
도 3a 내지 도 3n은 본 발명의 제 2 실시 형태에 따른 티형 게이트 전극을 구비한 반도체 소자의 제조 방법을
<54>
설명하기 위한 각 단계별 소자의 수직 단면도를 나타낸 것이다. 특히, 도 3n은 본 발명의 제 2 실시 형태에 따 른 티형 게이트 전극을 구비한 반도체 소자의 전체 구조를 나타낸다.
먼저, 도 3a 내지 도 3n을 참조하여 본 발명의 제2 실시 형태에 따른 티형 게이트 전극을 갖는 반도체 소자의
<55>
제조 방법을 설명한다.
먼저, 도 3a에 도시된 바와 같이, 기판(301) 위에 소스 전극 및 드레인 전극(302)를 형성한다. 이 과정은 제1
<56>
실시 형태에서와 동일하게 이루어질 수 있다. 즉, 상기 기판(301)은 반 절연층 위에 성장된 에피성장층으로 이 루어지며, 상기 소스 전극 및 드레인 전극(302)은, AuGe/Ni/Au를 사용하여, 급속 열처리 방법을 이용하여 합금 한다.
다음으로, 상기와 같이, 소스 전극/드레인 전극(302)이 형성되면, 상기 기판(301)의 상부에 티형 게이트 전극의
<57>
지지부를 보호하기 위한 제1 보호막을 형성하며, 도3b ~ 도 3i에 도시된 수직 단면도가 상기 제1 보호막의 형성
과정에 해당된다.
제1 보호막의 형성과정을 구체적으로 설명하면, 도 3b에 도시된 바와 같이, 제1 보호막(303)을 기판(301)의 전
<58>
면에 특정 두께로 증착한다. 상기 제1 보호막(303)은 실리콘 질화막 또는 실리콘 산화막으로 구현될 수 있으며, 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 방법 또는 스퍼터(Sputter) 등의 방 법을 이용하여 증착될 수 있다. 이때, 본 발명의 제2 실시 형태에 있어서, 상기 제1 보호막(303)의 두께 범위는, 제1 실시 형태에서와는 달리 300 ~ 500 Å가 된다.
이어, 도 3c에 도시된 바와 같이, 기판(301) 전면에 단일층의 제1 감광막(304)을 도포한다. 상기 제1 감광막
<59>
(304)은 형상 반전용 감광막으로 구현될 수 있으며, 이 경우, 상기 제1 감광막(304)에 대하여, 베이킹 공정, 마 스크 패턴(305)을 이용한 제1 선폭(예를 들어, 0.8~1.2㎛)으로의 노광 공정, 형상 반전용 베이킹 공정, 전면 노 광 공정, 및 현상 공정을 통하여 수행하여, 도 3d에 도시된 바와 같이 제1 감광막(304)에 있어서 상기 마스크 (305)에 의해 노광시 보호된 부분을 제거하여 제1 보호막(303)을 노출시키고, 상기 마스크(305)에 의해 노광 공 정에서 노출된 부분의 감광막만을 잔류시킨다. 상기 제1 감광막(304)의 두께는 약 1.1 ~ 1.2 ㎛이며, 대략 0.8
~ 1.2 ㎛의 선폭을 갖는다. 그리고 노광 광원으로는 UV(I-line, 365 nm)(306)를 사용한다. 여기서 형상 반전 베 이킹 온도와 시간은 113oC 및 3분으로 한다.
다음으로, 도 3e에 도시된 바와 같이, 상기 잔류한 제1 감광막(304)을 식각 마스크로 이용하여 상기 제1 보호막
<60>
(303)을 비등방적으로 식각하여 기판(301)을 노출시킨다. 여기서, 식각 방법으로는, 반응성 이온 식각(Reactive Ion Etching)을 이용한 건식 식각 방법이 이용되며, 이때, 제1 감광막(304)으로 보호되지 않는 부분에서는 보호 막 성분이 잔류하지 않도록 과식각을 실시하는 것이 바람직하다.
그리고, 도 3f에 도시된 바와 같이, 상기 제1 감광막(304)를 완전히 제거한다. 여기서도 감광막 성분이 잔류하
<61>
지 않도록 플라즈마 애싱 공정을 실시하는 것이 바람직하다.
이어, 도 3g에 도시된 바와 같이, 기판 전면에 다시 단일층의 제2 감광막(307)을 도포한 후 베이킹 공정, 마스
<62>
크 패턴을 이용한 전자빔 조사 공정, 및 현상 공정을 실시하여, 제2 선폭(약, 0.1 ㎛)으로 제1 보호막(303)을 노출시킨다. 이때 상기 제2 감광막(307)으로는 PMMA(Poly Methyl Methacrylate)를 이용하며, 감광막의 두께는 약 2500 Å로 한다.
다음으로, 도 3h에 도시된 바와 같이, 상기 제2 감광막(307)을 식각 마스크로 하여, 반응성 이온 식각을 이용한
<63>
건식 식각을 수행하여, 상기 제2 선폭으로 노출된 제1 보호막(303)을 비등방적으로 식각한다. 이에 상기 식각된 부분의 기판(301)이 노출된다. 이때에도, 보호막 성분이 기판(301)에 잔류하지 않도록 과식각을 실시하되, 기판 채널 층에 손상을 주지 않는 정도로 식각한다.
그리고 나서, 도 3i에 도시된 바와 같이, 상기 제2 감광막(307)을 완전히 제거한다. 이때에도 감광막 성분이 잔
<64>
류하지 않도록 플라즈마 애싱 공정을 실시한다.
상기에 의하여, 제1 보호막(303)은 제2 선폭으로 서로 마주보는 두 개의 기둥 형상을 갖게 된다.
<65>
그리고 나서는, 상기 제1 보호막(303)의 측면 및 상기 소스 전극/드레인 전극(302)의 측면에 제2 보호막을 형성
<66>
하게 된다.
구체적으로는, 도 3j에 도시된 바와 같이, 제2 보호막(308)을 기판(301)의 전면에 약 100~250Å의 두께로 증착
<67>
한다. 여기서, 제2 보호막(308)은 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있으며, 상기 제2 보호막 (308)의 증착은, 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 방법 또는 스퍼터 (Sputter) 등의 방법을 이용할 수 있다. 그리고 나서, 도 3k에 도시된 바와 같이, 반응성 이온 식각과 같은 건 식 식각 방법을 통해서 상기 제2 보호막을 비등방적으로 시각하여, 상기 기판(301)의 상부면, 소스 전극/드레인 전극(302)의 상부면, 제1 보호막(303)의 상부면에 증착되어 있는 제2 보호막을 제거한다. 이때, 상기 제1 보호 막(303)의 두 기둥 형상 사이에 노출된 기판(301)의 표면에 상기 제2 보호막 성분이 잔류하지 않도록 과식각을 실시한다.
상기와 같이 제2 보호막의 형성이 완료되면, 다음으로, 이중충 또는 삼중층의 감광막을 이용하여 티형 게이트
<68>
전극을 형성한다.
구체적으로 설명하면, 도 3l에 도시된 바와 같이, 기판(301)의 상부면에 2중층의 제3,4감광막(309,310) 또는 3
<69>
중층으로 이루어진 제3 내지 제5 감광막(309~311)을 도포한다. 이때, 상기 이중충 또는 삼중층의 감광막 구조에
서, 맨 하부에 위치한 제3 감광막(309)는 티형 게이트 전극의 지지부를 형성하기 위한 것으로서, 상기 지지부의 높이에 대응하는 두께로 형성되며, 그 위에 도포되는 제4 감광막(310)은 티형 게이트 전극의 머리부를 형성하기 위한 것으로서, 머리부의 높이에 해당하는 두께로 형성된다. 그리고 세번째에 위치한 제5 감광막(311)은 리프트 오프 공정을 용이하게 하기 위한 것으로서, 임의의 두께로 형성된다. 예를 들면, 상기 제3 감광막(309)은 2500 Å의 두께로, 제4 감광막(310)은 10000Å의 두께로, 제5 감광막(310)은 1400Å의 두께로 형성된다. 또한, 상기 제3,5감광막(309,311)은 PMMA 물질로 구현하고, 제4 감광막(310)은 co-polymer 물질로 구현한다.
상기와 같이, 제3,4 감광막(309,310) 또는 제3~제5 감광막(309~311)이 형성되면, 베이킹, 전자빔 조사, 현상 공
<70>
정을 실시하여 게이트 전극의 지지부와 머리 부가 형성될 영역을 제거한다. 이때 상기 제3 감광막(309)는 제1,2 보호막(303,307)에 보호되지 않는 부분의 지지부는 더 넓은 폭을 갖도록, 상기 제1,2 보호막(303,307)의 미세 선폭보다 큰 선폭, 예를 들어, 0.3 ㎛의 선폭을 갖도록 한다. 이는, 게이트 전극의 면적을 증가시켜 게이트 저 항을 감소시키기 위한 것이다.
그리고, 도 3m에 도시된 바와 같이, 유도결합플라즈마(Inductively Coupled Plasma)를 이용한 건식 식각 방법으
<71>
로 노출되어 있는 기판(301)을 리세스 식각한다. 이때, 기판(301)의 건식 식각 방법에 사용된 가스로는 BCl3/SF6
를 이용하여 기판(301)만 식각되도록 한다. 따라서, 제1 보호막(308)의 두 기둥 사이의 미세 선폭(312)을 따라 기판(301)이 0.1 ㎛ 폭으로 식각된다. 상기 기판의 리세스 식각은 소스와 드레인 사이에 원하는 전류가 흐르도 록 하여 전류를 조절하기 위한 것이다.
그리고 나서, 도 3n에 도시된 바와 같이, 기판 전면에서 Ti/Pt/Au로 구성된 게이트 전극용 금속을 전자선 진공
<72>
증착법으로 증착한 후, 리프트-오프 공정에 의해 상기 이중층 또는 삼중층의 감광막들을 제거하여, 티형 게이트 전극(313)을 형성한다. 이때, 사용된 전극용 금속의 총 두께는 6000 ~ 7000 Å로 할 수 있다.
상기와 같이 제조된 본 발명의 제2 실시 형태에 따른 티형 게이트를 구비한 반도체 소자의 구조를 도 3n의 수직
<73>
단면도를 참조하여 설명한다.
도 3n을 참조하면, 본 발명의 제2 실시 형태에 따른 티형 게이트를 구비한 반도체 소자는, 기판(301)과, 상기
<74>
기판(301)의 상부에 형성된 소스 전극 및 드레인 전극(302)과, 상기 기판(302)에 접촉되는 지지부(313a)와 상기 지지부(313a)에 일체로 형성되어 일정한 단면적을 갖는 머리부(313b)로 이루어지는 티형 게이트 전극(313)과, 상기 티형 게이트 전극(313)의 지지부(313a)의 측면의 하부에 형성되는 절연물질로 이루어지는 제1 보호막(30 3)과, 상기 소스 전극 및 드레인 전극의 측면 및 상기 제1 보호막(303)의 측면에 형성되는 절연물질로 이루어진 제2 보호막(308)을 포함하여 이루어지게 된다.
상기의 티형 게이트 전극(313)은 상기 제1,2 보호막(303,308)에 의해, 티형 게이트 전극(313)과 소스전극 및 드
<75>
레인 전극(302) 간의 기생 캐패시턴스가 감소되며, 또한 게이트 길이의 감소로 인한 결과, 주파수 특성 및 안정 된 동작 특성을 얻을 수 있게 된다.
도 4는 본 발명에 따른 티형 게이트 전극을 갖는 반도체 소자에서 드레인 전압이 1.5 V인 경우에 게이트 전압에
<76>
따른 트랜스컨덕턴스(Gm) 및 드레인 전류값(Ids)의 변화를 나타낸 그래프이다. 도 4의 그래프를 참조하면, 게이 트 전압이 증가할수록 드레인 전류는 증가하였고, 게이트 전압이 - 0.225 V일 때 트랜스컨덕턴스(Gm)는 최대값 인 570 mS/mm를 나타내었다.
그리고 도 5는 본 발명에 따른 티형 게이트 전극을 갖는 반도체 소자의 드레인 전류-전압 특성을 나타낸 그래프
<77>
이다. 도 5를 참조하면, 본 발명에 따른 반도체 소자의 핀치-오프(Vp) 전압은 - 1.05 V로 측정되었으며, 게이트 전압 0 V 및 드레인 전압 5 V에서의 드레인 전류밀도는 약 430 mA/mm로 측정되었다.
또한, 도 6은 본 발명에 따른 티형 게이트 전극을 갖는 반도체 소자의 고주파 특성을 나타내 보인 그래프이다.
<78>
도 6을 참조하면 본 발명에 따른 반도체 소자에 있어서, 드레인 전압 1.5 V, 게이트 전압 0 V에서 측정된 소자 의 차단주파수(fT) 및 최대 공진 주파수(fmax)는 각각 90 GHz, 228 GHz로 측정되었다.
이러한 결과로부터 본 발명에 따른 티형 게이트 전극을 갖는 반도체 소자는 안정된 높은 고주파 및 고속 특성을
<79>
나타내고 있는 것을 확인할 수 있으며, 고주파용 전자소자로서의 응용 가능성을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사
<80>
상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야 에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
도면의 간단한 설명
도 1은 종래의 티형 게이트 전극을 갖는 반도체 소자의 구조도,
<81>
도 2a ~ 도 2n은 본 발명의 제1 실시 형태에 따른 티형 게이트 전극을 갖는 반도체 소자의 제조 과정 및 구조를
<82>
설명하기 위한 공정별 소자의 수직 단면도,
도 3a ~ 도 3n은 본 발명의 제2 실시 형태에 따른 티형 게이트 전극을 갖는 반도체 소자의 제조 과정 및 구조를
<83>
설명하기 위한 공정별 소자의 수직 단면도,
도 4는 본 발명에 따른 티형 게이트 전극을 갖는 반도체 소자의, 드레인 전압이 1.5 V인 경우에 게이트 전압에
<84>
따른 트랜스컨덕턴스(Gm) 및 드레인 전류값(Ids)을 측정한 그래프,
도 5는 본 발명에 따른 티형 게이트 전극을 갖는 반도체 소자의 드레인 전류-전압 특성을 보인 그래프, 그리고
<85>
도 6은 본 발명에 따른 티형 게이트 전극을 갖는 반도체 소자의 고주파 특성을 보인 그래프이다.
<86>
도면 도면1
도면2a
도면2b
도면2c
도면2d
도면2e
도면2f
도면2g
도면2h
도면2i
도면2j
도면2k
도면2l
도면2m
도면2n
도면3a
도면3b
도면3c
도면3d
도면3e
도면3f
도면3g
도면3h
도면3i
도면3j
도면3k
도면3l
도면3m
도면3n
도면4
도면5
도면6
