Load Insensitivity Analysis of Balanced Power Amplifier for W-CDMA Handset Applications

http://dx.doi.org/10.5515/KJKIEES.2012.23.1.068

「이 논문은 2008년도 정부재원(교육인적자원부 학술연구조성사업비)으로 한국학술진흥재단의 지원을 받아 연구되었음(KRF-2008- 331-D00390).」

서울대학교 전기컴퓨터공학부(School of Electrical Engineering and Computer Science and INMC, Seoul National University) *한양대학교 전자시스템공학과(Department of Electronics and System Engineering, Hanyang University)

․논 문 번 호 : 20111017-127

․교 신 저 자 : 김정현(e-mail : [email protected])

․심사일자: 2011년 12월 6일 ․수정완료일자: 2011년 12월 7일

W-CDMA 단말기용 Balanced 전력증폭기의 Load Insensitivity 분석

Load Insensitivity Analysis of Balanced Power Amplifier for W-CDMA Handset Applications

김운하․강성윤*․천동영․권영우․김정현*

Unha Kim․Sungyoon Kang*․Clifford ‘DY’ Cheon․Youngwoo Kwon․Junghyun Kim*

요 약

W-CDMA 단말기에 적용 가능한 balanced 전력증폭기의 load insensitivity 특성을 분석하였다. Balanced 전력증 폭기 내부에 있는 두 평형(parallel) 증폭기의 부하 임피던스가 출력 부하 임피던스의 부정합(load impedance mismatch)에 따라 어떻게 변화하는지를 수식적으로 계산하였고, 이를 통해 선형성이 가장 취약한 반사 계수 위 상을 조사하였다. 이 위상에서 balanced 전력증폭기는 출력단의 트랜지스터 면적을 적절히 증가시킬 경우 선형 성이 개선될 수 있음을 제안하였고, 트랜지스터 면적이 서로 다른 복수개의 1단 balanced 전력증폭기를 설계하여 VSWR=4:1 반사 조건에서의 시뮬레이션을 통해 이를 검증하였다.

Abstract

The load-insensitivity of the balanced power amplifier(PA) for W-CDMA handset applications is analyzed. The load impedances of the two parallel amplifiers in the balanced PA depending on the output load mismatch are mathema- tically calculated and with the result, the phase of reflection coefficient at which the linear output power is severely degraded is investigated. From the analysis, we proposed that the linearity of the balanced PA at the phase can be improved by properly increasing the transistor size and thus, multiple balanced PA's with different transistor size are designed and simulated. The simulation result showed that the balanced PA with larger transistor size has improved linear output power under VSWR=4:1.

Key words : Balanced Power Amplifier, Load Insensitive, Load Mismatch, MMIC, W-CDMA

Ⅰ. 서 론

W-CDMA 이동 통신 단말기의 크기가 지속적으 로 감소함에 따라RF 송/수신단에 사용되는 회로 역 시 작은 크기를 갖도록 요구되고 있다. 전력증폭기 (power amplifier: PA)는 선형성과 효율을 유지하면서

도 그 크기를 줄여왔으며, PA의 뒷단에 사용되었던 isolator는 이제 더 이상 사용되지 않는다. 또한, 최근 에 안테나는 단말기에 내장되는 형태로 제작되고 있 다. 그 결과, 안테나가 신체와 접촉되는 빈도가 증가 하여 안테나 임피던스 부정합은 피할 수 없으며, iso- lator의 부재로 인하여 PA의 부하 임피던스 역시 부

정합(load mismatch)이 발생된다. 안테나 임피던스 부정합은 VSWR=10:1까지 발생할 수 있으며, 안테 나와 PA 사이에 있는 필터(duplexer)의 전력 손실에 의해PA에서는 최대 4:1의 임피던스 부정합이 발생 하여 전력 이득, 효율, 선형성을 떨어뜨린다^[1]. 높은 선형성을 필요로 하는 W-CDMA 시스템에서 PA의 선형성이 나빠질 경우, 음성 통화 및 데이터 송수신 에 문제가 발생할 수 있으므로 출력 부하 임피던스 부정합에 덜 민감하게 동작하는 PA(load-insensitive PA: LIPA)의 구현이 요구되고 있다.

이 문제를 해결하기 위해 몇 가지 구조의LIPA가 제안되었는데, 그 중 balanced PA는 구조가 단순하여 다른LIPA에 비해 설계 및 제작이 쉽다^[2]～[11]. 이 PA 는 출력 부하 임피던스 부정합이 발생하더라도 내부 에 있는 두 평형(parallel) 증폭기가 부정합을 상호 보 완해 주는 부하 임피던스를 갖도록 동작하기 때문에 LIPA 특성이 뛰어나다^[6],[12]. 또한, 그동안 단점으로 지적되었던 회로의 크기 및 낮은 출력 전력 영역에 서의 효율 문제를 해결하기 위한 연구도 활발히 진 행되어 단말기용PA로서의 사용이 적합할 수 있음 이 보고되었다^[8]～[11]. 그러나 회로 구현에 관한 연구 는 보고되어 왔으나, 동작 원리에 대한 분석은 좀 더 다루어질 필요가 있었다.

본 논문에서는 출력 부하 임피던스 부정합에 따 른balanced PA의 동작에 관해 분석하였다. Ⅱ장에서 는 부정합 상태에서balanced PA의 내부에 있는 두 평형(parallel) 증폭기의 부하 임피던스를 계산하여 PA 동작에 영향을 미치는 변수를 구하였다. Ⅲ장에 서는 이러한 변수가PA의 선형 동작에 미치는 영향 을 확인하기 위해 회로 시뮬레이션을 하였고, 출력 단 트랜지스터의 크기를 적절히 증가시키면 선형성 을 개선시킬 수 있음을 제안하였다. 이를 검증하기 위해 서로 다른 트랜지스터 면적을 가진 복수개의1 단(1-stage) balanced PA를 설계하여 VSWR에 따른 선형성을 시뮬레이션하였고, conventional PA 역시 설계하여 그 특성을 서로 비교하였다.

Ⅱ. 부정합 상태에서의 부하 임피던스 분석 그림 1(a)는 balanced PA의 블록 다이어그램이다.

출력(OUT) 부하의 부정합 상태에서 두 트랜지스터

(a)

(b)

그림 1. (a) Balanced PA의 블록 다이어그램, (b) 단순 화된 출력부 등가 회로

Fig. 1.(a) Block diagram of the balanced PA, (b) its simplified output equivalent circuit.

A, B의 부하 임피던스(ZL1, ZL2)를 구하기 위해서는 출력부 회로를 단순화 할 필요가 있다. 만약 트랜지 스터A, B의 특성이 unilateral하고, 최적의 부하 임피 던스가Ropt여서 출력 매칭 회로를 λ/4 transformer로 구현하였다고 가정하면 이 경우의 단순화된 출력부 회로를 그림1(b)와 같이 나타낼 수 있다. ZL1과ZL2를 구하기 위해서는 V1, V2 전압으로부터 Γ1, Γ2를 구 해야 한다. 우선, 출력 부하 임피던스가 정합된 상태 (Γ=0)에서 트랜지스터 A, B의 전압 제어 전류원 ia, ib에 대한 중첩의 정리(superposition theorem)와 cou- pler의 isolation 포트(ISO)에 대한 가상 단락 원리 (virtual short principle)를 적용하면 coupler의 각 노드 전압(V1～V4)을 아래와 같이 구할 수 있다.

a xi jZ

V₁= (1)

'

2 Zxib

V = (2)

) 2(

'

3 Zx ia ib

V = -

(3)

) 2 (

'

4 jZx ia ib

V =- +

(4) 여기서 Zx는 아래와 같으며, 두 트랜지스터의 출력

그림 2. Balanced PA 내부 두 평형증폭기의 출력 임 피던스(Zout'

)와 반사 계수(Γ^') Fig. 2. Output impedance(Zout'

) and reflection coeffici- ent(Γ^') of the parallel amplifiers.

임피던스(Zout)는 서로 동일하다고 가정하였다.

opt opt

out

x Z R Z R

Z =( || ) ₀/ (5)

이제 출력 부하의 부정합(Γ≠0)이 발생했을 경우 를 생각해 보자. 이 경우, 출력 포트에서 전압 반사 가 발생하여 coupler를 통해 두 증폭기의 출력부로 되돌아간다. 되돌아간 반사파는 Zout'(그림 2)에 의해 Γ^'의 반사가 다시 발생하여 결국isolation 포트로는 동위상(in-phase)으로 결합되어 저항(RDO)에 의해 소 모되고, 출력 포트로는 180° 위상차에 의해 상쇄된 다. 이를 고려하여 부정합 상태에서 coupler의 각 노 드 전압(V1m～V4m)을 다음과 같이 구할 수 있다.

)}

( 5 . 0 ) ( 5 . 0

{ ^{' ' '}

1m jZx ia ia ib ia ib

V = + G + + GG + (6)

)}

( 5 . 0 ) ( 5 . 0

{^{' ' ' '}

2m Zx ib ia ib ia ib

V = - G + - GG + (7)

)}

( ) 2{(

' ' '

3 x a b a b

m Z i i i i

V = - +GG +

(8) )

)(

1 2 (

'

4 x a b

m jZ i i

V =- +G +

(9) 여기서 Γ^'는 아래와 같다.

out opt

out opt out

out

Z R

Z R Z Z

Z Z

+

= - +

= - G

0 0 ' ' '

(10) 식(6), (7)의 우변에는 입사파와 반사파가 동시에 있으므로 이를 구분하면 Γ1, Γ2를 얻을 수 있다.

) / 1 ( 5 . 0 1

) / 1 ( 5 . 0

' '

'

1 1 1

a b

a b m

m

i i

i i V

V

+ GG +

+

= G

=

G ₊

-

(11)

) / 1 ( 5 . 0 1

) / 1 ( 5 . 0

' '

'

2 2 2

b a

b a m

m

i i

i i V

V

+ GG -

+ G

= -

= G ₊^-

(12) 이제 두 출력단의 부하 임피던스 ZL1, ZL2는 식 (11), (12)와 λ/4 transformer의 특성 임피던스 ZT(그 림 1(b))를 이용하여 구할 수 있다.

) 1 )(

/ 1 ( 5 . 0 1

) 1 )(

/ 1 ( 5 . 0 1

' '

' '

1 + G + +G

G - +

G

= -

a b

a b opt

L i i

i R i

Z (13)

) 1 )(

/ 1 ( 5 . 0 1

) 1 )(

/ 1 ( 5 . 0 1

' '

' '

2 - G + +G

G - +

G

= +

b a

b a opt

L i i

i R i

Z (14)

위의 두 식으로부터balanced PA의 출력단 트랜지 스터A, B의 부하 임피던스는 출력 부하 임피던스의 반사 계수(Γ)뿐 아니라, 출력단 트랜지스터의 출력 임피던스(Zout)에 의한 반사 계수(Γ^')와 두 전류원의 비(ib'/ia)에 의해서도 결정됨을 알 수 있다. Γ에 의한 영향만 확인하기 위해ib'/ia=1, Γ^'=0라 가정할 경우, Γ1=Γ, Γ1=−Γ이며, ZL1, ZL2는 아래와 같다.

) 1 /(

) 1

1 = _opt( +G -G

L R

Z (15)

) 1 /(

) 1

2= _opt( -G +G

L R

Z (16)

식(15), (16)에서 볼 수 있듯이, balanced PA는 ZL1, ZL2가 Γ에 대해 서로180° 위상차를 가지게 되어 출 력 부하의 부정합으로 인한 영향을 줄일 수 있다. 그 러나ib'/ia=1, Γ^'=0의 가정은 일반적인 경우가 아니므 로, 두 변수가 ZL1, ZL2에 미치는 영향을 분석할 필요 가 있다.

한편, Γ에 의해 발생하는 전력 이득의 편차(gain deviation: Gdev)는 식 (4), (9)를 이용하여 출력 부하에 전달되는 전력(그림 1(b)의 P4)을 통해 아래와 같이 얻을 수 있다.

2 0

, 4

4) ( ) 1

( = -G

º P P_G=

G_dev (17)

두 부하 임피던스(ZL1, ZL2)와는 달리 전력 이득 편 차는 Γ에만 영향을 받는다.

Ⅲ. 시뮬레이션

3-1 Γ' 및 ib' / ia에 의한 부하 임피던스 변화 앞 장에서 분석한 Γ^'과ib'/ia에 의한 ZL1, ZL2 변화

(a) Γ1, Γ2 (b) ZL1, ZL2

그림 3. VSWR=4:1에서 Γ^'≠0에 의한 임피던스 궤적 시뮬레이션 결과

Fig. 3.Simulated impedance trajectories under VSWR=

4:1 and Γ^'≠0.

를 시뮬레이션을 통해 확인하기 위해 1단(1-stage) GaAs HBT balanced PA를 설계하였다. 출력단 A, B 트랜지스터의 이미터(emitter) 면적은 각각 2,400 μm² 이고, 최적의 부하 임피던스(Ropt)는 10 Ω이 되도록 λ/4 transformer를 사용하였다. 이 PA는 W-CDMA band-2의 중심 주파수(1.88 GHz)와 3.4 V의 전압에서 class-AB로 동작하도록 하였다. 설계된 PA는 Agilent ADS harmonic balance 시뮬레이션 결과, 1- tone 신호 기준 P1dB=31.5 dBm에서 58 %의 효율(power-added efficiency: PAE)을 보였으며, 부정합 특성을 분석하 기 위해VSWR=4:1(|Γ|=0.6)에서 위상을 0°에서 360°

까지22.5° 간격으로 변화시키면서 Γ1, Γ2와ZL1, ZL2

를 구하였다.

우선, ib'/ia=1인 낮은 출력 전력에서의 임피던스 궤 적(trajectory) 시뮬레이션 결과를 그림 3에 나타내었 다. 또한, 사용된 트랜지스터의 출력 임피던스 Zout= 6.5−j6.6 Ω을 식 (10)～(14)에 대입하여 얻은 결과도 함께 표시하였다. Γ1, Γ2(그리고 ZL1, ZL2)는 Γ에 대 해 서로 180° 대칭성을 가지므로 임피던스 궤적이 서로 겹쳐서 표시되었다. 그림 3에서 볼 수 있듯이 Γ'≠0으로 인해 Γ1, Γ2는 궤적의 중심이 50 Ω인 Γ 원(circle)에서 벗어난 곳에 위치하며, 그 결과 ZL1, ZL2는 식 (15), (16)의 궤적으로부터 벗어난다. PA의 출력 매칭회로는 출력 전력 특성을 우선시하여 설계 하므로 Γ^'≠0인 경우가 흔히 발생할 수 있다.

한편, ib'/ia≠1에 의한 부하 임피던스 변화는 높은 출력 전력 영역에서 볼 수 있다. 부정합 상태에서는 두 출력단 트랜지스터의 부하선(load-line)을 결정하 는ZL1, ZL2가 서로 다르므로, 입력 전력 증가에 따라

그림 4. Γ=0.6∠0° 및 Γ^'=0의 조건에서 ib'/ia에 따른 ZL1, ZL2 부하 임피던스

Fig. 4.ZL1 and ZL2 versus ib'

/ia under the condition of Γ=0.6∠0° and Γ^'=0.

(a) ZL1 (b) ZL2

그림 5. VSWR=4:1에서 입력 전력 증가에 따른 부하 임피던스 궤적 시뮬레이션

Fig. 5.Simulated ZL1 and ZL2 trajectories at VSWR=

4:1 by increasing the input power.

두 트랜지스터 중 하나의 컬렉터 전압 스윙이 knee 전압에 먼저 도달한다^[13]. 입력 전력을 계속 증가시 키면knee 효과에 의해 1차(fundamental) 주파수 전류 가 정체하거나 감소하는 반면, 다른 트랜지스터는 계속 전류가 증가하여 ib'/ia 비율이 1에서 벗어나게 되어, 결과적으로 ZL1, ZL2를 변화시킨다. 한 예로, Γ

'=0을 가정하고 Γ=0.6∠0°에서 ib'/ia의 변화에 따른 ZL1, ZL2를 그림4에 나타내었다. ib'/ia가1에서 멀어짐 에 따라ZL1은Ropt/4에서 증가하지만, 여전히 Ropt보다 작으며, ZL2는4Ropt보다 더 크게 증가한다.

설계한balanced PA의 ib'/ia의 영향을 확인하기 위 해 시뮬레이션을 통해 Γ의 위상에 따른ZL1, ZL2를 그 림5에 나타내었다. ZL1, ZL2의 궤적은ib'/ia=1인 낮은 출력 전력 영역에서는 그림3(b)와 같은 부하 임피던 스 궤적 원(trajectory circle)에 머물러 있으나, 입력

(a) 0° 위상 (b) 90° 위상 (a) 0° phase (b) 90° phase 그림 6. VSWR=4:1에서 balanced PA 내부 두 증폭기의

부하선 시뮬레이션 결과

Fig. 6.Simulated load-lines of the parallel amplifier in the balanced PA at VSWR=4:1.

(a) 전력 이득 (b) ACLR (a) Gain (b) ACLR 그림 7. 설계한 balanced PA의 3GPP W-CDMA 시뮬레

이션 결과

Fig. 7.Simulated 3GPP W-CDMA results of the desi- gned balanced PA.

전력을 증가시켜ib'/ia≠1이 되면 원으로부터 벗어난 다. 특히 Γ의 위상이 0° 근처에서는 ZL2의 크기가ZL1

보다 매우 클 뿐 아니라, 입력 전력의 증가에 따라 계속 증가한다. 그 결과, B 트랜지스터의 전압 포화 (voltage saturation)가 일찍 발생하여 전력 공급 비중 이 감소하여 출력 전력이 빨리 포화된다. 반면, Γ의 위상이90° 근처에서는 두 부하 임피던스 크기의 차 이가 작으므로 한 출력단 트랜지스터의 전압이 일찍 포화되지 않는다. 따라서 0° 위상에 비해 상대적으 로 두 증폭기의 전력 공급 비중을 균등히 할 수 있 다. 0°와 90°의 위상에서 balanced PA 내부 두 증폭기 의 부하선을 그림 6에 나타내었다.

이와 같은 현상이W-CDMA 단말기용 PA의 선형 출력 전력에 미치는 영향을 확인하기 위해balanced

그림 8. VSWR=4:1에서 선형 전력 back-off 및 이득 편차(gain deviation)의 시뮬레이션 결과 Fig. 8.Simulated linear power back-off and gain de-

viation at VSWR=4:1 condition.

표 1. 시뮬레이션에 사용된 HBT의 이미터 면적 Table 1. Emitter areas of the HBT applied in the

simulation.

No. 1 2 3 4 5 6

Area(μm²) 1,440 1,920 2,400 2,880 3,360 3,840 Size ratio, N 0.6 0.8 1 1.2 1.4 1.6 PA의 AM-AM, AM-PM 시뮬레이션 결과로부터 3GPP W-CDMA 신호의 ACLR을 구하는 계산을 MATLAB 을 이용하여 수행하였다^[14]. 그림 7은 전력 이득 및 adjacent channel leakage ratio(ACLR)의 결과이며, 부 하 정합 상태에서는29.3 dBm의 출력 전력에서 −40 dBc의 ACLR을 보였다. 반면, VSWR=4:1 의 모든 위 상에서는 정합 상태보다 전력 이득 및 선형성이 나 빠진다. 그림 8은 각 위상에 따른 전력 이득 편차 (Gdev)와 선형 출력 전력의 back-off 크기를 나타낸 것 이며, 이때의 선형 전력은 −40 dBc 이하의 ACLR을 가지는 출력 전력으로 정의하였다. 그림 8로부터 22.5°(그리고 202.5°)의 위상에서 선형 전력이 가장 크게back-off되며, 112.5°(그리고 292.5°)의 위상에서 가장 작게back-off 됨을 확인하였다. 이는 앞에서 설 명한 위상과 대체적으로 일치한다. 한편, 전력 이득 편차는 위상에 관계없이 약 −2 dB이며, 이는 식 (17)의 결과와 같다.

3-2 출력단 트랜지스터 면적에 따른 선형성 변화

Balanced PA의 선형 출력 전력이 크게 감소하는

그림 9. Pout=29 dBm 및 부하 정합 상태에서 각 balanced PA의 ACLR, PAE 시뮬레이션 결과

Fig. 9.Simulated ACLR and PAE results of the ba- lanced PA’s at Pout=29 dBm and matched con- dition.

그림 10. VSWR=4:1, Pout=26 dBm에서 VSWR 위상에 따른 각balanced PA의 ACLR 시뮬레이션 결과 Fig. 10.Simulated ACLRs of the balanced PA’s at

VSWR=4:1 and Pout=26 dBm.

Γ의 위상에서는Ropt보다 작은 부하 임피던스를 가 지는 출력단 트랜지스터가 전력 공급을 대부분 담당 하기 때문에, 이 증폭기의 전류 구동 능력을 증가시 키면 선형성을 개선시킬 수 있다. 이를 확인하기 위 해 트랜지스터의 이미터 면적 증가에 따라 선형 출 력 전력이back-off 되는 양을 시뮬레이션을 통해 분 석하였다. 시뮬레이션에 사용된 HBT 이미터 면적에 대한 정보는 표1과 같으며, 2,400 μm²의 면적을 기준 (N=1)으로 정하였다. 각 balanced PA는 microstrip line 과surface-mount 형태의 lumped-element를 이용하여 매칭을 최적화하였고, 0.15 dB의 전력 손실을 갖는 상용coupler 모델을 사용하였다. 설계된 PA는 그림 9에서와 같이 29 dBm의 출력 전력에서 43.5 % 이상 의PAE와 −40 dBc의 ACLR을 보였다. Load-insen-

그림 11. VSWR=4:1에서 트랜지스터 면적 변화에 따 른 선형 출력 전력back-off 시뮬레이션 결과 Fig. 11.Simulated power back-off versus emitter size

ratio of the PA’s at VSWR=4:1.

sitivity 특성을 확인하기 위해 VSWR=4:1 및 26 dBm 의 출력 전달 전력(delivered output power)에서의 반 사 계수 위상에 따른ACLR 결과를 그림 10에 나타 내었다. 그림 11은 6개의 서로 다른 트랜지스터 면적 을 가진balanced PA에서 얻을 수 있는 선형 출력 전 력의back-off를 정리한 것이다. 비교를 위해 conven- tional PA 역시 설계하였고, 선형성이 가장 크게 감 소하는 반사 계수 위상에서의 전력 back-off 결과 를 그림11에 함께 나타내었다. 트랜지스터 면적을 2,400 μm²(N=1)에서 3,840 μm²(N=1.6)으로 증가시 킨balanced PA의 back-off 크기는 3.5 dB에서 2.9 dB 로 개선되었다. 반면, conventional PA의 전력 back- off 크기는 balanced PA에 비해 면적 증가에 따른 선 형성 개선 효과가 거의 없음을 알 수 있다.

Ⅳ. 결 론

본 논문에서는 출력 부하 임피던스 부정합(load mismatch)에 따른 balanced PA의 특성 변화를 분석하 기 위해 두 평형(parallel) 증폭기의 부하 임피던스를 계산하였고, 이를 통해 특성을 변화시키는 원인을 분석하였다. 또한, 이러한 분석으로부터 선형성을 개선시킬 수 있는 방법을 제안하였다. 출력단의 트 랜지스터 면적을 적절히 증가시킴으로써 선형성이 크게 감소하는VSWR의 위상에서 선형성 개선 효과 를 얻을 수 있음을 시뮬레이션을 통해 확인하였다.

제안된 방법은 더 우수한load-insensitivity 특성이 요

구되는 balanced PA에 적용될 수 있다.

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김 운 하

2004년 2월: 성균관대학교 정보통 신공학부(공학사)

2004년 3월～현재: 서울대학교 전기 컴퓨터공학부 석박사 통합과정 [주 관심분야] RF Power Amplifier

Design

강 성 윤

2010년 2월: 한양대학교 전자시스템 공학과(공학사)

2010년 3월～현재: 한양대학교 전자 전기제어계측공학과 석박사 통합 과정

[주 관심분야] RF Power Amplifier Design

천 동 영

2010년 6월: 미국 버팔로 뉴욕주립 대학교 전기공학부(공학사) 2011년 3월～현재: 서울대학교 전기

컴퓨터공학부 석사과정 [주 관심분야] Microwave-Bio App-

lication

권 영 우

1988년 2월: 서울대학교 전자공학 과(공학사)

1990년 2월: 미국 University of Mi- chigan 전자공학과 (공학석사) 1994년 2월: 미국 University of Mi-

chigan 전자공학과 (공학박사) 1994년～1996년: Rockwell Interna- tional Science Center, MTS

1996년～현재: 서울대학교 전기컴퓨터공학부 교수 1999년～2008년: 3차원 밀리미터파 창의연구단 단장 [주 관심분야] MMIC Design, mm-wave Circuit and Sys-

tems, Active Device Modeling, RF MEMS, Microwave Cancer Detection

김 정 현

1998년 2월: 성균관대학교 전자공 학과(공학사)

2000년 2월: 서울대학교 전기컴퓨 터공학부(공학석사)

2005년 8월: 서울대학교 전기컴퓨 터공학부(공학박사)

2005년 9월～2007년 8월: Agilent Technologies 무선반도체사업부 설계그룹 그룹장 2007년 9월～현재: 한양대학교 전자시스템공학과 조교수 [주 관심분야] Microwave/mm-wave MMIC and System De- sign, Intermodulation Analysis & Modeling for High-speed Devices, Tx Front-end Module Development for Wireless Handset Applications