Combo II SE CH7 레지스터

(1)

HBE-COMBO II -SE VHDL

실습

제

(2)

플립플롭 회로

개요

조합 논리 : 출력 결과가 입력으로 들어오는 값에 의해 정해짐 . 이전의 결과 또는 입력 신호에 의하여 동작이 구성되기 위해서는 , 그 값을 저장해 줄 기억소자가 필요함 . 대부분의 디지털 시스템은 조합 논리 회로와 기억소자로 구성됨 . 가장 많이 사용되는 기억소자가 플립플롭 .

(5)

플립플롭 회로

래치

(LATCH)

2 개의 NAND 게이트 게이트로 구성된 래치의 동작

SET RESET OUTPUT

1 1 변화 없음

0 1 Q = 1

1 0 Q = 0

(6)

플립플롭 회로

래치

(LATCH)

2 개의 NOR 게이트로 구성된 래치의 동작

SET RESET OUTPUT

0 0 변화 없음

1 0 Q = 1

0 1 Q = 0

(7)

플립플롭 회로

S-R 플립플롭

S-R 래치에 클럭의 입력이라는 부분을 추가한 회로 S R CLK Q 0 0 Q0( 이전 값) 1 0 1 0 1 0 1 1 알 수 없는 값

(8)

플립플롭 회로

J-K 플립플롭

J=K=1 인 조건에서 모호한 출력상태를 갖지 않는 다는 동작을 제외 하고 , S-R 플립플롭과 동일한 상태를 제어함 . J=K=1 인 조건에서 플립플롭은 클럭의 신호에 대하여 항상 출력값 을 반전시킴 . J K CLK Q 0 0 Q₀( 이전 값) 1 0 1 0 1 0 1 1 알 수 없는 값

(9)

플립플롭 회로

D 플립플롭

오직 하나의 데이터 입력을 갖음 . 클럭이 발생하였을 때 , 입력 D 의 상태를 Q 에 전달함 . D CLK Q 0 0 1 1

(10)

데이터의 저장과 전송

플립플롭은 데이터를 저장하는 용도로 많이 사용됨

.

데이터

: 숫자 값 또는 2 진으로 부호화된 여러 종류의 값

데이터는 일반적으로 레지스터

(Register) 라고 불리는 플

립플롭 그룹에 저장되는데

, 데이터를 이 레지스터에 저장하

기 위하여 수행하는 동작을 데이터 전송

(Data transfer)

라고 함

.

(12)

데이터의 저장과 전송

병렬 데이터 전송

레지스터 A : 4 개의 A3, A2, A1, A0 플립플롭으로 구성되어 있음 . 레지스터 B : 4 개의 B3, B2, B1, B0 플립플롭으로 구성되어 있음 .

클럭의 Rising Edge 일 때 , 레지스터 A 에 저장되어 있는 A3, A2, A1, A0 데이 터는 레지스터 B 의 B3, B2, B1, B0 으로 전송됨 .

(13)

프로젝트 생성

Project Navigator 실행 File -> New Project

(14)

프로젝트 생성

프로젝트를 만들고 프로젝트를 실 행할 폴더를 생성한다 . HB_4PR HDL 선택

(15)

프로젝트 생성

FPGA Chip Select

All Select Spartan3 Select XC3S200 Select P208 Select -4 Select Tool Select XST (VHDL/Verilog) Select ISim(VHDL/Veilog) Select VHDL Select

(16)

프로젝트 생성

(17)

로직 설계

File -> New Click Text File Select

(18)

로직 설계

(19)

로직 설계

Source 저장 HB_4PR.VHD

(20)

로직 설계

Source 프로젝트에 추가 Project -> Add Source HB_4PR.VHD 선택

(21)

컴파일

(22)

시뮬레이션

(23)

시뮬레이션

(24)

시뮬레이션

Select Source Type

VHDL Test Bench 선택 File name : TB_HB_4PR

(25)

시뮬레이션

(26)

시뮬레이션

(27)

시뮬레이션

기본으로 작성된 Test Fixture 파 일

(28)

시뮬레이션

시뮬레이션 파일 수정 Save

(29)

시뮬레이션

ISE 시뮬레이션 프로그램인 Isim 을 이용하여 시뮬레이션 진 행

(30)

시뮬레이션

시뮬레이션 결과 확인

(31)

핀 설정

implementation 선택 Implement Design Compile

(32)

핀 설정

User Constraint

> Floorplan Area/IO/Logic ( PlanAhead ) ... RUN

(33)

핀 설정

포트 이름 핀 번호 하드웨어 설명 포트 이름 핀 번호 하드웨어 설명 DATA_IN[3] 34 BUS SW1 A[3] 191 LED1 DATA_IN[2] 35 BUS SW2 A[2] 196 LED2 DATA_IN[1] 37 BUS SW3 A[1] 198 LED3 DATA_IN[0] 36 BUS SW4 A[0] 200 LED4 CLK1 63 SW1 B[3] 204 LED5 CLK2 67 SW2 B[2] 10 LED6 B[1] 12 LED7 B[0] 15 LED8

(34)

핀 설정

I/O Port 창의 각 Port 에 대한 Site 에 핀 설정 “P 핀번호” 예 ) 63 번 핀 = P63 저장 후 종료

(35)

핀

설정

핀 설정 파일 불러오기

File > Open

(36)

핀

설정

핀 설정 파일에서

아래 부분 추가

NET "CLK1" CLOCK_DEDICATED_ROUTE = FALSE; NET "CLK2" CLOCK_DEDICATED_ROUTE = FALSE;

추가 하지 않고 컴파일 하였

을 경우

, 클럭의 기능으로

사용한 핀을 일반

I/O 핀에

연결하여 컴파일 하였기 때문

에

Error Message 가 발

생함

.

(37)

프로그래밍

Implement Design 을 실행시 켜 다시 컴파일 한다 .

(38)

프로그래밍

Generate Programming File 을 실행 .

(39)

프로그래밍

Manage Configuration Project (iMPACT) 실행

(40)

프로그래밍

(41)

프로그래밍

File > Initialize Chain 선택 JTAG 으로 연결된 디바이스 검 색

(42)

프로그래밍

FPGA 에 프로그래밍할 파일 선택 Hb_4pr.bit 파일을 선택 .

(43)

프로그래밍

PROM 에 프로그래밍할 파일 선택

PROM File 을 생성하지 않았고 , FPGA 에만 다운로딩 하기 때문에 파일 선택을 하지 않는다 .

(44)

프로그래밍

Programming 옵션 선택 Default 설정

(45)

프로그래밍

칩 모양에 마우스를 놓고 마우 스 오른쪽 버튼을 눌러서

(46)

프로그래밍

프로그램이 완료되었고 제대로 동작했다면 Program Succeeded 가 나타난다 .

(47)

직렬입력

/

병렬출력 레지스터

직렬입력 / 병렬출력 레지스터

SIPO(Serial Input Parallel Output) Register

직렬 데이터의 입력을 받아 병렬의 데이터를 출력하는 기능을 함 . N 비트의 직렬 입력 / 병렬 출력 레지스터는 N 개의 클럭이 발생하 는 데이터에 의해서 병렬 데이터가 결정된다 .

(49)

4

4 비트 직렬입력

비트 직렬입력

/

병렬 출력 레지스터

4 비트

SIPO

CLRN CLK DIN Q0 Q1 Q2 Q3 0 X X 0 0 0 0 1 1 1 0 0 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1

(50)

프로젝트 생성

Project Navigator 실행 File -> New Project

(51)

프로젝트 생성

프로젝트를 만들고 프로젝트를 실 행할 폴더를 생성한다 . HB_4SIPO HDL 선택

(52)

프로젝트 생성

FPGA Chip Select

All Select Spartan3 Select XC3S200 Select P208 Select -4 Select Tool Select XST (VHDL/Verilog) Select ISim(VHDL/Veilog) Select VHDL Select

(53)

프로젝트 생성

(54)

로직 설계

File -> New Click Text File Select

(55)

로직 설계

(56)

로직 설계

Source 저장 HB_4SIPO.VHD

(57)

로직 설계

Source 프로젝트에 추가 Project -> Add Source HB_4SIPO.VHD 선택

(58)

컴파일

(59)

시뮬레이션

(60)

시뮬레이션

(61)

시뮬레이션

Select Source Type

VHDL Test Bench 선택 File name : TB_HB_4SIPO

(62)

시뮬레이션

(63)

시뮬레이션

기본으로 작성된 Test Fixture 파 일

(64)

시뮬레이션

시뮬레이션 파일 수정 Save

(65)

시뮬레이션

ISE 시뮬레이션 프로그램인 Isim 을 이용하여 시뮬레이션 진 행

(66)

시뮬레이션

시뮬레이션 결과 확인

(67)

핀 설정

implementation 선택 Implement Design Compile

(68)

핀 설정

User Constraint

> Floorplan Area/IO/Logic ( PlanAhead ) ... RUN

(69)

핀 설정

포트 이름 핀 번호 하드웨어 설명 포트 이름 핀 번호 하드웨어 설명

RESETN 57 FPGA_RESET Q[3] 191 LED1

DATA_IN 34 BUS_SW1 Q[2] 196 LED2

CLK 63 SW1 Q[1] 198 LED3

(70)

핀 설정

I/O Port 창의 각 Port 에 대한 Site 에 핀 설정 “P 핀번호” 예 ) 63 번 핀 = P63 저장 후 종료

(71)

핀

설정

핀 설정 파일 불러오기

File > Open

(72)

핀

설정

핀 설정 파일에서

아래 부분 추가

NET "CLK” CLOCK_DEDICATED_ROUTE = FALSE;

추가 하지 않고 컴파일 하였

을 경우

, 클럭의 기능으로

사용한 핀을 일반

I/O 핀에

연결하여 컴파일 하였기 때

문에

Error Message

가 발생함

.

(73)

컴파일

핀 설정을 적용하기 위하여

Implement Design 을 실행시 켜 다시 컴파일 한다 .

(74)

프로그래밍

Generate Programming File 을 실행 .

(75)

프로그래밍

Manage Configuration Project (iMPACT) 실행

(76)

프로그래밍

(77)

프로그래밍

File > Initialize Chain 선택 JTAG 으로 연결된 디바이스 검 색

(78)

프로그래밍

FPGA 에 프로그래밍할 파일 선택 Hb_4sipo.bit 파일을 선택 .

(79)

프로그래밍

PROM 에 프로그래밍할 파일 선택

PROM File 을 생성하지 않았고 , FPGA 에만 다운로딩 하기 때문에 파일 선택을 하지 않는다 .

(80)

프로그래밍

Programming 옵션 선택 Default 설정

(81)

프로그래밍

칩 모양에 마우스를 놓고 마우 스 오른쪽 버튼을 눌러서

(82)

프로그래밍

프로그램이 완료되었고 제대로 동작했다면 Program Succeeded 가 나타난다 .

Combo II SE CH7 레지스터

HBE-COMBO II -SE VHDL

HBE-COMBO II -SE VHDL

실습

실습

제

목차

목차

플립플롭 회로

회로 설계

목차

목차

플립플롭 회로

회로 설계

플립플롭 회로

플립플롭 회로

개요

플립플롭 회로

플립플롭 회로

래치

(LATCH)

플립플롭 회로

플립플롭 회로

래치

(LATCH)

플립플롭 회로

플립플롭 회로

S-R 플립플롭

플립플롭 회로

플립플롭 회로

J-K 플립플롭

플립플롭 회로

플립플롭 회로

D 플립플롭

목차

목차

플립플롭 회로

회로 설계

데이터의 저장과 전송

데이터의 저장과 전송

플립플롭은 데이터를 저장하는 용도로 많이 사용됨

.

데이터

: 숫자 값 또는 2 진으로 부호화된 여러 종류의 값

데이터는 일반적으로 레지스터

(Register) 라고 불리는 플

립플롭 그룹에 저장되는데

, 데이터를 이 레지스터에 저장하

기 위하여 수행하는 동작을 데이터 전송

(Data transfer)

라고 함

.

데이터의 저장과 전송

데이터의 저장과 전송

프로젝트 생성

프로젝트 생성

프로젝트 생성

프로젝트 생성

프로젝트 생성

프로젝트 생성

프로젝트 생성

프로젝트 생성

로직 설계

로직 설계

로직 설계

로직 설계

로직 설계

로직 설계

로직 설계

로직 설계

컴파일

컴파일

시뮬레이션

시뮬레이션

시뮬레이션

시뮬레이션

시뮬레이션

시뮬레이션

시뮬레이션

시뮬레이션