Design of Hysteretic Buck Converter with A Low Output Ripple Voltage and Fixed Switching Frequency in CCM

논문 2015-52-6-7

작은 출력 전압 리플과 연속 전도모드에서 고정된 스위칭 주파수를 가지는 히스테리틱 벅 변환기 설계

( Design of Hysteretic Buck Converter with A Low Output Ripple Voltage and Fixed Switching Frequency in CCM )

정 태 진^*, 조 용 민^*, 이 태 헌^*, 윤 광 섭^***

( Tae-Jin Jeong, Yong-Min Jo, Tae-Heon Lee, and Kwang Sub Yoon

)

요 약

본 논문에서는 모바일 응용에 적합한 고효율의 빠른 응답 특성을 가지는 히스테리틱 벅 변환기를 제안한다. 기존 히스테리 틱 변환기의 문제점인 큰 출력 전압 리플과 작은 용량의 전력 인덕터 사용의 어려움을 삼각파 신호 발생기를 통해 해결하였 다. 그리고 부하 전류에 따라 가변하는 스위칭 주파수를 PLL(Phase Locked Loop)구조를 사용하여 일정하게 함으로써 주변 IC 에 미치는 EMI(Electro Magnetic Interference)잡음을 최소화 하였다. 이 회로는 BCDMOS 0.35um 2-poly 4-metal 공정으로 제작되었으며, 측정 결과 입력전압 3.7V, 출력전압 1.2V 부하 전류 50~500mA 범위에서 20mV 이하의 출력 전압 리플을 나타 내며 170mA 이상의 부하 전류를 구동하는 경우 2MHz의 고정된 스위칭 주파수에서 동작하였다.

Abstract

An efficient fast response hysteretic buck converter suitable for mobile application is propoesed. The problems of large output ripple and difficulty in using of small power inductor that conventional hysteretic converter has are improved by adding ramp generator. and the changeable switching frequency with load current is fixed by adding a delay time control circuit composed of PLL structure resulting in decrease of EMI noise. The circuits are implemented by using BCDMOS 0.35um 2-polt 4-metal process. Measurement results show that the converter operates with a switching frequency of 1.85MHz when drives 80mA load current. As the converter drives over 170mA load current, the switching frequency is fixed on 2MHz. The converter has output ripple voltage of less 20mV and more than efficiency 85% with 50~500mA laod current condition.

Keywords : Hysteretic converter, ramp generator, delay time control, switching frequency

* 학생회원, ^** 평생회원, 인하대학교 전자공학과 (Department of Electronic Engineering, Inha University)

ⓒ Corresponding Author(E-mail: [email protected])

※ “본 연구는 미래창조과학부 및 정보통신산업진흥원 의 대학IT연구센터육성 지원사업의 연구결과로 수 행되었음“(NIPA-2014-(H0301-14-1008))

※ 이 논문은 인하대학교의 지원에 의해서 연구되었음.

Received ; December 31, 2014 Revised ; April 27, 2015 Accepted ; May 27, 2015

Ⅰ. 서 론

히스테리틱(hysteretic) 벅 변환기는 다른 제어방식의 변환기보다 간단한 회로 구성을 가지고 있다. 그림. 1은 벅 변환기의 히스테리틱 제어를 나타낸다. 출력 전압

_{ }은 저항 _과 _에 의한 전압 분배를 통해 히 스테리시스(hysteresis) 비교기 (-)입력으로 들어가게 되고 밴드 갭(band gap) 기준 전압과 비교되어 출력된

Ramp Generator Zero

Current Detector

CCM/DCM Detector Dead

ControlTime

&

Buffer

Delay Control

Phase Frequency

Detector

2 to 1 Multiplexer Load

Bandgap Reference GeneratorRamp

Clock Generator

V

V

V

D

VFB

S _V

CTRL

UP DW

MP

M_N

L

C_o

C_FB R_FB

DDELAYED

QN

QP

V_OFFTIME

Delay Control Circuit CCM/DCM Selection Circuit

D

QP

그림 2. 제안하는 히스테리틱 벅 변환기의 블록다이어그램 Fig. 2. Block diagram of the proposed hysteretic buck converter 그림 1. 히스테리틱 벅 변환기의 블록 다이어그램

Fig. 1. Hysteretic control of buck converter.

신호 D를 통해 각 파워 스위치(power switch)

__를 구동하게 된다. 히스테리시스(hysteresis) 비교기는 출력 전압 _{ }과 출력 전압 리플(ripple)

∆을 히스테리시스 윈도우(hysteresis window) 내에 유지시키는 역할을 한다^[3].

히스테리틱 변환기는 부하 전류 변동에 의한 출력전 압의 변화를 직접적으로 감지하기 때문에 좋은 전이 응답 특성을 가지며, 추가적인 보상회로 없이 히스테리

시스 비교기로 구성된 간단한 피드백(feedback) 경로를 가지는 장점을 가지고 있다^[1]. 히스테리틱 제어의 간단 한 구조와 좋은 동적 특성은 모바일 어플리케이션에 매우 적합하지만 피드백의 핵심 역할을 하는 히스테리 시스 비교기가 가지는 윈도우 전압으로 인해 변환기는 낮은 스위칭 주파수에서 동작한다. 낮은 스위칭 주파수 로 인해 변환기는 큰 인덕터 전류 리플을 가지고 이는 저용량 전력 인덕터의 사용의 어려움과 큰 출력 전압 리플을 야기한다^[6]. 또한 부하 전류에 의존하여 가변하 는 스위칭 주파수는 EMI 차단 특성을 나쁘게 한다^[2]. 제안하는 히스테리틱 벅 변환기는 삼각파 신호 발생기, 지연 시간 제어회로, 그리고 DCM(Discontinuous Conduction Mode)/CCM(Continuous Conduction Mode) 선택 회로로 구성되어 있으며, 아이디어 회로를 통해 앞에서 언급한 히스테리틱 변환기의 스위칭 주파 수와 관련된 문제점을 해결하였다.

Ⅱ. 제안하는 변환기 설계

본 논문에서 제안하는 히스테리틱 벅 변환기 블록 다 이어그램은 그림.2와 같다. 제안하는 회로는 기존 히스

_{ }

_







____



_

_

_



_

_



_

(1)

회로, 그리고 DCM/CCM 선택 회로로 구성된다. 삼각파 신호 발생기는 변환기의 출력 전압으로부터 발생하는 피드백 전압에 추가적인 삼각파 신호를 인가하여 스위 칭 주파수를 증가시킨다. 지연시간 제어회로는 히스테 리시스 비교기 출력과 기준 클럭 신호의 위상 차이에 해당하는 지연시간을 비교기 출력에 더해줌으로써 스위 칭 주파수를 기준 클럭과 동일하게 만들어준다.

DCM/CCM 선택회로는 ZCD(Zero Current Detector) 출력을 사용하여 DCM과 CCM 동작을 분리한다. 이를 통해 CCM에서 변환기는 고정된 스위칭 주파수에서 동 작하며 DCM에서는 부하전류에 따라 스위칭 주파수가 가변하는 특성을 나타낸다.

2.1 삼각파 신호 발생기

그림 3은 삼각파 신호 발생기의 회로도를 나타낸다.

삼각파 신호 발생기는 트랜스미션게이트(transmission gate)로 구성된 멀티플렉서(mutiplexer)와 저항 _과 커패시터 _로 구성된 저역통과 필터(filter)로 구성되 어있다. 기존 불연속 전도 모드에서 인덕터 입력단의 스텝(step) 전압을 저역통과 필터의 입력으로 사용 시 발생했던 문제를 해결하기 위해 ZCD의 영향을 받지 않 는 P형 파워스위치 구동신호 _를 통해 변환기 입력전 압 _과 접지를 입력으로 가지는 멀티플렉서를 제어 함으로써 링잉(ringing)이 없는 스텝파형 ^_를 생성한 다. _는 저항 _와 커패시터 _로 구성된 저역통 과 필터를 통해 삼각파 신호_를 생성하고 변환기의 출력 전압 피드백 신호와 합쳐져서 히스테리시스 비교 기의 (-)입력으로 들어가게 된다. 출력 전압 피드백 신 호보다 삼각파 신호의 진폭이 크기 때문에 스위칭 주파 수는 _와 _에 의존하게 된다. 삼각파 신호 발생 기가 추가된 변환기의 스위칭 주기 공식은 다음과 같다

[3].

식 (1)에서 _는 히스테리시스 비교기 윈도우 전 압,_{}는 상승, 하강 지연시간을 의미한다.

V_IN

GND

Q_P

C_FB R_ADD

V_FB

Ramp Generator V_S

V_FB

Time

V_S V_IN

그림 3. 제안하는 삼각파 신호 추가회로 회로도와 각 노드의 전압 파형

Fig. 3. Proposed ramp generator and waveforms sample for ramp generator.

2.2 지연시간 제어회로

지연시간 제어회로는 PFD(Phase Frequency Detector), 전하 펌프, 루프 필터, 그리고 지연시간 조절 회로로 구성되어 있다. 그림. 4는 지연시간 제어회로의 회로도를 나타낸다. PFD와 전하 펌프는 기준 클럭

_과 히스테리시스 비교기 출력 신호의 위상 차 이에 비례하는 전압^_을 생성하고 지연시간 조절회 로는 _에 비례하는 지연시간을 ^에 더해주는 역 할을 한다. 가 로직0에서 로직1로 상승하는 경우 스위 치_는 차단되고 전류_이 커패시터_에 충전된다. _ 에 충전된 전압_

이 지연시간 제어전압_을 넘어 서는 순간 좌측 비교기는 로직1을 출력하고 SR래치의

S R Q

GND VDD

D D

S S

VCTRL VCTRL

C1 C2

I1 I2

DDELAY Delay

Control

Phase Frequency

Detector UP

DW

D S

DDELAY

CLKREF VCTRL

S

S

VC1 VC2

그림 4. 제안하는 지연시간 제어회로 회로도 Fig. 4. Proposed delay time control circuit.

입력을 구동하면서 지연된 히스테리시스 비교기 출력 신호_{}는 로직1이 된다. 반대로 _{}가 로직0이 되는 경우는 전류원_와 커패시터_를 통해서 결정된 다. 즉 히스테리시스 비교기의 출력신호가 지연되는 시 간은 전류원__과 _에 비례하고 커패시터__에 반비례한다. 지연시간은 식 (2)와 같이 정리할 수 있다

[2].

_{ }

_

_

∙__{ }

_

_

∙_

(2)

DCM에서 CCM으로 동작조건이 변하는 경우 전이 응답 특성을 개선하기 위해 AND,OR게이트와 DCM/CCM 선택신호를 통해 _을 0V에 수렴시킨 다. 이 경우 SR래치 입력이 모두 로직0가 되는 것을 막 기 위해 DCM/CCM 선택신호가 로직1인 경우(CCM) 지연시간 제어회로는 앞의 메커니즘을 따르며 가 로 직0인 경우(DCM) 지연된 히스테리시스 비교기 출력신 호는 로직1을 유지하도록 한다.

2.3 DCM/CCM 선택회로

DCM/CCM 선택회로는 ZCD가 생성한 N형 파워스위 치 차단신호_{}를 통해 DCM과 CCM을 구분 짓 는 신호를 생성한다. 그림. 5는 DCM/CCM 선택회로

M1

M2

M3

R1 VREF

VOFFTIME D QP

S

D Q

Q D Q

Q M4

M5

M6 M9

M7

M8

GND VDD

Zero Current Detector DCM/CCM Detection Circuit VX

C

그림 5. ZCD와 DCM/CCM 선택회로 회로도 Fig. 5. ZCD and DCM/CCM selection circuit.

_

_

_

_{}

Delayed_{}

_

_

그림 6. 인덕터 입력노드 전압 _, 비교기 출력신호 , P형 파워스위치 구동전압  그리고 N형 파워 스위치 차단신호 _{} 및 지연된 N형 파워 스위치 차단신호, 히스테리시스 비교기 출력신 호  그리고 불연속/연속 판별회로 출력신호  Fig. 6. Input node voltage of inductor , comparator

output , PMOS drive signal _, and _{}

and Delayed , hysteresis comparator output , and DCM/CCM detection output .

의 회로도를 나타낸다. ZCD에서 인덕터 입력노드 전압

_가 0V 접지전압을 넘어서는 순간 비교기 출력신호 C는 로직1이 되고 N형 파워스위치 차단신호 _{}

은 로직0이 된다. N형 파워스위치 차단신호는 AND게 이트를 통해 N형 파워 스위치 구동신호 _와 더해져서 N형 파워 스위치를 차단하게 된다. 그 후 P형 파워스위 치 구동신호 _에 의해 N형 파워 스위치 차단신호는 로직 1로 리셋된다. 변환기가 CCM에서 동작하는 경우

_{}은 로직1을 유지하기 때문에 는 로직1을 유 지한다. 반대로 DCM에서 동작하는 경우 인덕터 전류 의 극성이 바꾸어 음의 방향으로 흐르게 되면 _{}

는 히스테리시스 비교기 출력^의 상승에지에서 로직0 을 나타내기 때문에 ^는 로직0을 유지한다. DCM에서

는 로직0, CCM에서 ^는 로직1을 유지하기 때문에 변 환기는 DCM과 CCM을 구분지어 동작을 다르게 할 수 있다. 그림. 6은 지연시간 제어회로와 DCM/CCM 선택 회로에서의 파형을 나타낸다.

Ⅲ. 실험 및 고찰

제안하는 벅 변환기는 BCDMOS 0.35um 공정을 이 용하여 설계되었다. 그림. 7은 제작된 칩 사진을 나타낸 다. 파워 스위치를 제외한 제안하는 회로의 다이면적은 1375um x 1375um이다.

_, 그리고 의 시뮬레이션 결과 파형을 그림. 8 에 나타낸다. 170mA보다 큰 부하전류를 구동하는 경우 변환기는 CCM에서 동작하며 는 로직1을 출력한다.

기준 클럭 주파수 2MHz와 동일한 스위칭 주파수를 유 지하지 위해 _는 부하전류를 따라 증가하고 _

은 250mA, 350mA, 그리고 450mA에서 5.5mV의 일정 한 리플을 가진다. 반대로 170mA보다 낮은 부하전류를 구동하는 DCM에서 는 로직0을 출력하며 지연시간 제 어회로가 동작하지 않기 때문에 _는 0V의 값을 가 진다.

부하전류가 50mA에서 450mA까지 변하는 경우

_, 2MHz보다 낮은 1.61MHz의 스위칭 주파수를 가지며 출력전압 리플은 약 10mV의 값을 나타낸다. 그 림. 9은 부하전류 80mA를 구동하는 경우 측정된 벅 변 환기의 출력전압_, N형 파워 스위치 구동신호

, P형 파워 스위치 구동신호, 그리고 인덕

그림 7. 제안하는 회로의 칩사진

Fig. 7. Chip photograph of the proposed circuit.

2 1.5 1 0.5 0

1 0.8 0.6 0.4 0.2

3 2 1

0 S

20 40 60 80 100 120 140 160 180 time 50mA

250mA 350mA 450mA

VCTRL

VOUT

V

V

V

(us) V

time(us) 1.19

1.195

1.185 1.18 1.175 1.20

32 32.7 33.4 34.1 34.8 35.5 OUT

50mA

1.19 1.195

1.185 1.18 1.20 1.205

127 127.7 128.4 129.1 129.8 130.5 time OUT

350mA

(us) V

1.19 1.195

1.185 1.18 1.20 1.205

174 174.7 175.4 176.1 177.7 178.5 time OUT

450mA

(us) V

V

1.19 1.195

1.185 1.18 1.20 1.205

80 80.7 81.4 82.1 82.8 83.5 time OUT

250mA

(us)

그림 8. DCM과 CCM에서 ,, 그리고  시뮬 레이션 파형

Fig. 8. The simulation waveforms of the ,, and  in both DCM and CCM.

터 입력노드 전압을 나타낸다. 출력전압 리플은 인덕터 의 병렬 기생저항 성분에 의한 글리치를 제외하고 20mV의 값을 가진다. 170mA이하의 DCM에서 동작하 기 때문에 2MHz보다 낮은 1.85MHz에서 동작하는 것 을 볼 수 있다. 제안하는 벅 변환기의 최대 효율은 부하 전류 150mA 부근에서 약 93%로 측정되었다. 표. 1에

[4] [5] 본 논문

스위칭 주파수

(낮은 부하전류) 670kHz 0.2MHz ≤2MHz

스위칭 주파수

(높은 부하전류) 1.2MHz 1.25MHz 2MHz

인덕턴스 4.7uH 4.7uH 1.2uH

커패시턴스 4.7uF 4.7uH 15uF

입/출력전압 2.5~3.6/1.5V 0.9-1.5/0.3-0.9 3.7/1.2V

출력전압 리플 4.63mV 30mV ≤20mV

부하전류 범위 20~600mA 50~320mA 50~500mA

전이응답 시간 N/A 5us 5.5us

효 율 88.7∼96.4% 91.5% 85∼93%

표 1. 기존 논문들과의 성능비교 평가표 Table 1. Comparison of the performance of the

proposed work with the conventional ones.

N drive

P drive

IND Input Node V_OUT

그림 9. 부하전류 80mA를 구동할 때, 측정된 ,

 , , 그리고 인덕터 입력 노드 전압 파형

Fig. 9. The measured ,  , , and input node of inductor when drive 80mA load current.

기존 논문들과 제안하는 회로의 성능에 대한 비교를 정 리하였다. 비교 논문들에 비해 출력 전압 리플이 높다.

이는 모든 부하전류 범위에서의 출력전압 리플의 최댓 값을 의미하며, 비교 논문들은 특정 부하전류에서의 출 력 리플이다. 부하전류 구동범위, 전이응답 시간, 그리 고 효율은 비슷한 성능 지표를 나타내지만 높은 부하전 류를 구동하는 CCM의 경우 부하전류에 상관없이 일정

한 스위칭 주파수에서 동작하기 때문에 EMI 잡음을 야 기하지 않으며, 저용량 인덕터의 사용으로 회로크기와 원가를 줄일 수 있는 장점이 있다. 그러나 비교 논문들 에 비해 낮은 부하전류 구동 시 변환기가 높은 스위칭 주파수에서 동작하기 때문에 비교적 전력전달 효율이 떨어지는 단점을 가지고 있다.

Ⅳ. 결 론

본 논문에서 3.7V의 입력전압을 받아 1.2V의 출력전 압을 생성하는 모바일 어플리케이션에 적합한 히스테리 틱 벅 변환기를 제안하였다. DCM/CCM 선택회로와 지 연시간 제어회로를 통해 DCM에서는 감소하는 부하전 류에 따라 낮아지는 스위칭 주파수 동작을 통해 변환기 의 효율을 향상시켰으며 CCM에서는 부하전류에 상관 없이 일정한 스위칭 주파수을 가져 EMI 잡음을 최소화 하였다. 삼각파 신호 발생기는 히스테리틱 변환기의 스 위칭 주파수를 증가시켜 출력전압 리플을 줄이고 저용 량 인덕터 사용을 가능하게 하였다. 제안하는 회로는 BCDMOS 0.35um 2 poly 4 metal 공정을 사용하여 설 계하였으며 파워 스위치를 제외한 핵심회로의 면적은 1375um x 1375um이다. 낮은 부하전류를 구동하는 경 우 비교적 높은 스위칭 주파수 동작에 의해 전력전달 효율이 좋지 못하지만 부하전류에 따라 진폭이 가변하 는 삼각파 신호 발생기 설계를 통해 개선할 수 있다.

REFERENCES

[1] L.K. Wong and T.K. Man, “Steady State Analysis of Hysteretic Control Buck Converter”, 13th International Power Electronics and Motion Control Conference, pp 400-403, 2008.

[2] Chung-Hsien Tso and Jiin-Chuan Wu, “A Ripple Control Buck Regulator With Fixed Output Frequency”, IEEE Power Electronics Letters, Vol.1 No.3 pp 61, Sep 2003.

[3] Rais Miftakhutdinov-TL Unitrode, “An Analytical Comparison of Alternative Control Techniques for Powering Next-Generation Microprocessors”, Power Supply Design Seminar, 2001.

[4] Kwang-ho Kim, and Bai-Sun Kong, “Adaptive Frequency Controlled Ultra Fast Hysteretic Buck Converter for Portable Device”, SoC Design

저 자 소 개 정 태 진(학생회원)

2013년 인하대학교 전자공학과 학사 졸업

2015년 인하대학교 전자공학과 석사 졸업

<주관심분야 : 아날로그 VLSI 설 계, DC-DC converter 설계>

조 용 민(학생회원)

2014년 인하대학교 전자공학과 학사 졸업

2014년∼현재 인하대학교 전자공학과 석사과정

<주관심분야 : 아날로그 VLSI 설 계, DC-DC converter 설계>

이 태 헌(학생회원)

2015년 인하대학교 전자공학과 학사 졸업

2015년∼현재 인하대학교 전자공학과 석사과정

<주관심분야 : 아날로그 VLSI 설 계, DC-DC converter 설계>

윤 광 섭(평생회원)

1982년 인하대학교 전자공학과 학사 졸업

1983년 Georgia Institute Inc, Technology 전자공학과

석사 졸업

1989년 Georgia Institute Inc.

Technology 전자공학과 박사 졸업

1984년 3월～1989년 2월 Georgia Institute of Technology Research Assistant 1989년 3월～1992년 2월 Silicon Systems Inc, Tustin Calif. U.S.A Senior Design Engineer

1992년 3월～현재 인하대학교 전자공학과 교수

<주관심분야 : 혼성신호처리 집적회로 설계, 설계 자동화 및 소자/회로/시스템 모델링 등>

Conference(ISOCC), pp 7-8, 2012.

[5] Jiann-Jong Chen and Ming-Xiang Lu, Tse-Hsu Wu, Yuh-Shyan Hwang, “Sub-1-V Fast-Response Hysteresis-Controlled CMOS Buck Converter Using Adaptive Ramp Techniques”, IEEE Trans. Very Large Scale Integration (VLSI) Systems, VOL.21, pp 1608-1618, 2013.

[6] Donghun Lee and Taejin Jung, WooSeong Kang, Kiyoon Lee, Suhun Yang, Jihyun Park, Kwangsub Yoon, “Design of the hysteretic buck converter with a voltage sensor”, IEEK Summer Conference, Vol.2013 No.7, 2013.