† Enable 입력을 갖는 2-to-4 라인 디코더

1

4-8 디코더

† n개의 입력변수에 대해 2ⁿ개까지의 최소항 생성

„ 예)3-to-8 라인 디코더

디코더

† Enable 입력을 갖는 2-to-4 라인 디코더

„ 신호 E로써 회로의 동작을 조절

3

디코더

† Enable 입력을 갖는 디코더는 더 큰 디코더로 확 장 가능

예)2개의 3x8디코더를

이용한 4x16디코더

디코더

† 조합 논리의 구현

„ 어떠한 조합 논리 회로라도 라인 디코더와 OR게이트로써 구 현 가능

„ 예)덧셈기

5

4-9 인코더

† 디코더의 반대 기능 수행

† 2ⁿ 개의 입력값에 대해 n개의 출력을 생성

†

임의의 시간 t 에서 2ⁿ 개의 입력 중 하나만이 1을 나타낸다 출력은 입력 값에 따른 이진식 코드를 형성한다.

8-to-2 인코더

7

8-to-2 인코더

입력 8 자리 중에서 Z 는 1, 3, 5, 7 이 1 일 때 1이 된다.

Z = D1 + D3 + D5 + D7 Y = D2 + D3 + D6 + D7 X = D4 + D5 + D6 + D7

3 개의 OR gate 로 구현 가능하다

D0 D1 D2 D3 D4 D5 D6

D7 결선box

X Y Z

D1 D3 D5 D7 D2 D3 D6 D7 D4 D5 D6 D7

V : 유효 출력지시기, 하나이상의 1이 입력되면 1 V=0 이면 x, y 는 don’t care 상태로 생각

진리표 에서 출력 부분의 X 는 don’t care 입력 부분의 X 는 축약형

하첨자의 수가 높을 수록 입력의 우선순위가 높다 D3 > D2 > D1 > D0

우선순위 인코더 (Priority Encoder)

† 동시에 둘 이상의 입력값이 1인 경우 Undefined 문제 발생

† 회로에 우선 순위를 부여-> 우선순위 인코더

두 개 이상의 1이 입력된 경우 우선순위가 높은 것이 우선권을 가진다

(x100 means 0100, 1100)

9

우선순위 인코더 (Priority Encoder)

D3 가 입력=1 -> x y = 11 을 출력 (3) D3=0, D2=1, -> x y = 10 을 출력 (2)

D3=0, D2=0, D1=1 -> x y = 01 을 출력 (1)

D3=0, D2=0, D1=0, D0=1 -> x y = 00 을 출력 (0) X=1 인 경우

D0 ^{D1 D2 D3 X}

0 0 1 0 1

0 1 1 0 1

1 0 1 0 1

1 1 1 0 1

0 0 0 1 1

0 0 1 1 1

0 1 0 1 1

0 1 1 1 1

1 0 0 1 1

1 0 1 1 1

1 1 0 1 1

1 1 1 1 1

0 0 0 0 x

xx10

xxx1

Y=1 인 경우

D0 ^{D1 D2 D3 y}

0 1 0 0 1

1 1 0 0 1

0 0 0 1 1

0 0 1 1 1

0 1 0 1 1

0 1 1 1 1

1 0 0 1 1

1 0 1 1 1

1 1 0 1 1

1 1 1 1 1

0 0 0 0 X

x100

xxx1

우선순위 인코더 (Priority Encoder)

X=D2 + D3 Y = D3 + D1D2’

V= D0 + D1 + D2+ D3

11

우선순위 인코더 (Priority Encoder)

D3

D1 D2

D0

Y =D3 + D1D2’

X=D2 + D3 V

13

4-10 멀티플렉서

† 많은 입력라인 중에서 하나의 2진 정보를 선택,

출력하는 조합회로 (멀티 플렉서를 데이터 선택기 라고 한다.)

† 선택은 선택라인에 의해서 제어됨

† 2ⁿ 개의 입력라인에는 n개의 선택라인이 필요

2-to-1 멀티플렉서

S=0 일 때 왼쪽의 AND gate 가 동작, I1이 출력단으로 가는 경로 지정 I0

I1 Y

0 1

MUX

S

15

멀티플렉서

† 4-to-1 라인 멀티플렉서

S1 S0 I0 I1 I2 I3 mI0 mI1 mI2 mI3 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 0 1 0 0 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1

mI0 mI1

mI2 mI3 진리표

2ⁿ –to -1 라인 멀티플렉서:

2ⁿ 개의 입력선을 추가하고 각각의 AND gate에 선택선을 추가하여

n to 2ⁿ 디코더를 구성하며 AND gate 의 출력은 하나의 OR gate에 추가된다

멀티플렉서

† 4중 2-to-1 라인 멀티플렉서

멀티 플렉서를 다중 비트의 선택기능을 가지도록 선택입력으로 결합한다.

E=1, E’ AND gate 입력은 0 이므로 모든 AND gate 출력은 0 이다.

E=0, S=0, 위의 4개 AND gate로의 E’, S’

입력은 1이므로 출력은 A에 따른다.

E=0, S=1, 아래 4개 AND gate로의 E’, S’

입력은 1이므로 출력은 B에 따른다.

17

†

멀티플렉서

멀티플렉서

† Boole 함수의 구현

„ 함수의 최소항 들이 MUX를 통해 생성됨-> 모든 부울 함 수 구현

(MUX는 OR gate를 포함하는 decoder 이다)

„ n개의 선택입력과 2 ⁿ 개의 데이터(최소항)입력으로 구현

„ n-1개의 선택 입력이 효율적인 회로구성을 제시한다.

„ n-1개의 변수를 선택 선으로 취하고 남은 함수를 데이터 입력으로 취한다.

예) x,y,z -> x,y 는 선택선 z는 데이터 입력

19

F=xy+yz′+x′y′z= Σ(1,2,6,7)

n-1선택 입력 멀티플렉서

XY=00 일때 , F=Z 데이터 입력선=0, F는 0 에서의 입력을 할당 받는다.

XY=01 일때 , F=Z’ 데이터 입력선=1, F는 1 에서의 입력을 할당 받는다.

XY=10 일때 , F=0 데이터 입력선=2, F는 2 에서의 입력을 할당 받는다.

XY=11 일때 , F=1 데이터 입력선=3, F는 3 에서의 입력을 할당 받는다.

F= Σ(1,3,4,11,12,13,14,15)

A B C D F 데이타

입력선

0 0 0 0 0 F=D

F=D

F=D’

F=0

F=0

F=D

F=1 0 0 0 0 1 1

0 0 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1

6 5 4 3 2 1

n-1선택 입력 멀티플렉서

C B A

D

0 1

F S0

S1 S2

0 1 2 3 4 65 7

21

23

멀티플렉서

† 3상태 게이트

„ 논리1, 논리0, 높은 임피던스 세가지 상태 소유

„

높은 높은 임피던스 임피던스 상태는

개방회로처럼

동작

제어입력 1, 출력은 A 가 되고 -> 보통의 버퍼와 같다 제어입력 0, 출력은 높은 임피던스가 된다.

멀티플렉서

† 3상태 게이트를 갖는 멀티 플렉서

Select = 0 일 때 상위버퍼 출력은 A

하위버퍼 출력은 높은 임피던스 Y=A

Select = 1 일 때

상위버퍼 출력은 높은 임피던스 하위버퍼 출력은 B

Y=B

25

멀티플렉서

2x4 디코더의 출력 (0,1,2,3) 중의 하나가 1이 되면,

1이 제어입력 되는 버퍼의 출력 이 Y 값이 된다.

다른 버퍼들은 높은 임피던스 상태가 된다.