(19) 대한민국특허청(KR) (12) 공개특허공보(A)
(11) 공개번호 10-2012-0072216 (43) 공개일자 2012년07월03일 (51) 국제특허분류(Int. Cl.)
H03M 1/66
(2006.01)(21) 출원번호 10-2010-0134050 (22) 출원일자 2010년12월23일 심사청구일자 2012년04월16일
기술이전 희망 : 기술양도, 실시권허여, 기술지 도
(71) 출원인
한국전자통신연구원
대전광역시 유성구 가정로 218 (가정동) (72) 발명자
최장홍
대전광역시 서구 관저서로 20, 구봉마을@ 903동 1602호 (관저동)
유현규
대전광역시 유성구 은구비남로 34, 열매마을8단 지 새미래아파트 807동 301호 (노은동)
(74) 대리인
특허법인아주양헌 전체 청구항 수 : 총 8 항
(54) 발명의 명칭 디지털 아날로그 컨버터 및 디지털 아날로그 컨버터의 전류원 보정 방법 (57) 요 약
본 발명은 디지털 아날로그 컨버터 및 디지털 아날로그 컨버터의 전류원 보정 방법에 관한 것으로서, 디지털 아날로그 컨버터의 보정을 위한 회로의 대부분을 디지털화함으로써 회로의 면적을 줄이고, 또한 아날로그 회로 의 사용을 최소화함으로써 아날로그 회로의 비이상적 특성에 기인한 성능 열화를 막을 수 있으며, 전류원의 부 정합 특성을 효과적으로 교정할 수 있다.
대 표 도
이 발명을 지원한 국가연구개발사업 과제고유번호 KI001915
부처명 지식경제부/방송통신위원회 연구사업명 정보통신산업원천기술개발사업
연구과제명 차세대 무선 융합 단말용 Advanced Digital RF 기술 개발 주관기관 한국전자통신연구원
연구기간 2010.03.01 ~ 2011.02.28
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특허청구의 범위 청구항 1
다수개의 전류원을 포함하며 매핑 테이블에 따라 디지털 입력 값에 대해 서로 다른 크기의 전류를 출력하는 디지털 아날로그 컨버터; 및
상기 다수개의 전류원을 식별하기 위한 인덱스 값을 상기 다수개의 전류원의 전류크기에 따라 정렬하고, 상기 정렬된 인덱스 값의 중심으로부터 좌우 서로 대칭되는 두 개의 전류원 쌍을 결합시켜 매핑테이블로 매핑하는 보정부를 포함하는 것을 특징으로 하는 디지털 아날로그 컨버터.
청구항 2
제 1항에 있어서, 상기 보정부는
상기 다수개의 전류원에 대해 전류크기를 비교하는 전류비교기;
정렬된 다수개의 그룹에 대해 주소가 저장되는 그룹 정렬 레지스터;
다수개의 그룹 내 정렬된 다수개의 전류원의 주소가 저장되는 유닛 정렬 레지스터;
상기 그룹 정렬 레지스터와 상기 유닛 정렬 레지스터로부터 주소를 입력받아 그룹화된 주소를 전류원의 전류 크기에 따라 비그룹화하여 저장하는 비그룹 레지스터;
디지털 입력 값에 대해 상기 다수개의 전류원을 매핑시키는 매핑 테이블을 생성하는 RAM데이터 생성기;
상기 매핑 테이블을 저장하는 매핑메모리;
상기 다수개의 전류원을 비교할 때 비교되는 전류원을 선택하는 제어신호를 발생하는 비교신호 생성기; 및 상기 전류비교기의 출력을 입력받아 전류원의 전류크기에 따라 전류원의 주소를 정렬하여 정렬된 결과를 상기 그룹 정렬 레지스터, 상기 유닛 정렬 레지스터 및 상기 비그룹 레지스터에 저장하고 상기 비교신호 생성기를 제어하여 상기 매핑메모리에 상기 매핑 테이블을 저장하는 정렬제어기를 포함하는 것을 특징으로 하는 디지털 아날로그 컨버터.
청구항 3
제 1항에 있어서, 상기 보정부의 작동을 선택하는 보정모드와 상기 매핑 테이블에 따라 상기 디지털 입력 값 에 대한 전류를 출력하는 DAC모드를 선택하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 디지털 아날로그 컨버터.
청구항 4
다수개의 전류원을 식별하기 위한 인덱스 값을 상기 다수개의 전류원의 전류크기에 따라 정렬하는 단계; 및 상기 정렬된 인덱스 값의 중심으로부터 좌우 서로 대칭되는 두 개의 전류원 쌍을 결합시켜 매핑 테이블로 매 핑시키는 단계를 포함하는 것을 특징으로 하는 디지털 아날로그 컨버터의 전류원 보정 방법.
청구항 5 제 4항에 있어서,
상기 정렬하는 단계는 상기 다수개의 전류원의 전류크기에 따라 내림차순 또는 오름차순 중 어느 하나로 정렬 하는 것을 특징으로 하는 디지털 아날로그 컨버터의 전류원 보정 방법.
청구항 6 제 4항에 있어서, 상기 정렬하는 단계는
상기 다수개의 전류원을 다수개의 그룹으로 나누고 상기 다수개의 그룹 내 포함된 전류원의 전류크기의 합에 따라 상기 다수개의 그룹을 정렬하는 단계; 및
상기 다수개의 그룹 각각에 대하여 상기 다수개의 그룹 내 포함된 다수개의 전류원의 전류크기에 따라 상기 다수개의 전류원을 정렬하는 단계; 및
상기 정렬된 다수개의 그룹 및 상기 정렬된 다수개의 그룹내 정렬된 다수개의 전류원을 정렬 순서에 따라 번 갈아가면서 순차적으로 배열하는 단계를 포함하는 것을 특징으로 하는 디지털 아날로그 컨버터의 전류원 보정 방법.
청구항 7 제 6항에 있어서,
상기 다수개의 그룹을 정렬하는 단계 및 상기 다수개의 전류원을 정렬하는 단계는 모두 내림차순이나 오름차 순 중 어느 하나로 정렬하는 것을 특징으로 하는 디지털 아날로그 컨버터의 전류원 보정 방법.
청구항 8
제 6항에 있어서, 상기 다수개의 그룹은 공통 센트로이드 형태로 나누는 것을 특징으로 하는 디지털 아날로그 컨버터의 전류원 보정 방법.
명 세 서 기 술 분 야
본 발명은 디지털 아날로그 컨버터 및 디지털 아날로그 컨버터의 전류원 보정 방법에 관한 것으로서, 보다 상 [0001]
세하게는 반도체 공정의 불완전성 및 소자의 비이상적 특성에 기인한 전류원을 사용하는 디지털 아날로그 컨 버터에서 아날로그 회로의 비이상적 특성에 기인한 성능 열화를 막을 수 있도록 한 디지털 아날로그 컨버터 및 디지털 아날로그 컨버터의 전류원 보정 방법에 관한 것이다.
배 경 기 술
디지털 아날로그 컨버터는 복수 개의 전류원을 포함하며, 외부로부터 디지털 입력 값을 받아 그 값에 따라 복 [0002]
수 개의 전류원 중 일부 또는 전부로부터 전류를 방출하여 전류의 흐름을 제어할 수 있다.
예를 들어 디지털 아날로그 변화기 내에 N개의 전류원이 포함되어 있을 때에, 디지털 입력의 값이 3일 경우 3 [0003]
개의 전류원으로부터 전류를 방출시키고 나머지 전류원에서는 전류의 방출을 막을 수 있다. 이런 식으로 전류 스위치를 조절하여 디지털 데이터를 아날로그 신호로 변환할 수 있다.
그런데 디지털 아날로그 컨버터에 포함되는 복수 개의 전류원의 전류는 반도체 공정의 불완전성 및 반도체 소 [0004]
자의 비이상적 특성 때문에 전류의 크기가 모두 같지 않고 기준 전류크기에 대해 오차를 가질 수 있다. 각각 의 전류원의 부정합 때문에 디지털 아날로그 컨버터의 성능을 나타내는 INL(Integral Nonlinearity) 및 DNL(Differential Nonlinearity) 특성을 열화시킨다.
이러한 문제점을 해결하기 위해서 보정(calibration)을 이용하여 각각의 전류원의 전류값을 가능한 정합시키 [0005]
려는 시도가 있어왔다.
대표적인 방법은 각 전류원의 전류값을 기준전류와 비교하여 그 오차값을 부궤환 회로를 이용하여, 보조 디지 [0006]
- 4 -
털 아날로그 컨버터를 통하여 전류원의 전류값을 기준전류 값으로 교정하는 방법이다. 각각의 전류원이 기준 전류값으로 교정되면 모든 전류원이 기준 전류값으로 같게 되어 디지털 아날로그 컨버터의 성능을 개선시킬 수 있다. 그러나 보조 디지털 아날로그 컨버터의 크기가 커지는 단점이 있고, 또한 보조 디지털 아날로그 컨 버터 및 부궤환 회로는 아날로그 회로로 구현되기 때문에 아날로그 회로의 비이상적 특성에 의해 디지털 아날 로그 컨버터의 성능이 열화될 가능성이 있다.
도 1은 일반적인 디지털 아날로그 컨버터를 나타낸 블록구성도이고, 도 2는 반도체 공정의 불완전성 및 반도 [0007]
체 소자의 비이상적 특성에 의한 전류크기를 나타낸 그래프이다.
도 1은 보정없는 디지털 아날로그 컨버터로써 4 비트(bit) 전류 디지털 아날로그 컨버터를 예를 들어 설명한 [0008]
다.
외부 입력 디지털 데이터는 전류 스위치를 도통 또는 단절시켜 전류의 흐름을 제어할 수 있다. 예를 들어 디 [0009]
지털 데이터의 값이 3일 경우 3개의 스위치를 도통시키고 나머지는 모두 단절시킬 수 있다. 그렇게 되면 저항 부하에 흐르는 전류는 3배의 Iu가 흐르게 되어 전압이 VDD에서 3*Iu*R 만큼 강하 된다.
따라서, 디지털 아날로그 컨버터는 이와 같은 방식으로 전류스위치를 조절하여 디지털 데이터를 아날로그 신 [0010]
호로 변환할 수 있다.
발명의 내용 해결하려는 과제
이와 같은 디지털 아날로그 컨버터의 경우 각각의 전류원의 전류크기는 반도체 공정의 불완전성 및 반도체 소 [0011]
자의 비이상적 특성 때문에 도 2에 도시된 바와 같이 전류의 크기가 모두 같지 않고 평균값을 중심으로 오차 를 갖고 가우시안 분포(Gaussian Distribution)를 갖는다. 이러한 각각의 전류원의 부정합 때문에 디지털 아 날로그 컨버터의 성능을 나타내는 INL(Integral Nonlinearity) 및 DNL(Differential Nonlinearity) 특성이 열 화될 수 있다.
따라서, 이러한 디지털 아날로그 컨버터의 전류원을 보정하기 위해 보조 디지털 아날로그 컨버터를 추가하였 [0012]
으나, 이로 인해 집적회로 면적이 증가하게 되는 단점이 있으며 아날로그 회로에 의한 비이상적 특성에 의한 성능 열화 가능성이 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 개선하기 위해 창작된 것으로서, 반도체 공정 및 반도체 물성의 불완전성에 [0013]
기인한 전류원을 사용하는 디지털 아날로그 컨버터의 전류원의 부정합 특성을 개선하기 위한 디지털 아날로그 컨버터 및 디지털 아날로그 컨버터의 전류원 보정 방법을 제공하는데 목적이 있다.
과제의 해결 수단
본 발명의 일 측면에 따른 디지털 아날로그 컨버터는 다수개의 전류원을 포함하며 매핑 테이블에 따라 디지털 [0014]
입력 값에 대해 서로 다른 크기의 전류를 출력하는 디지털 아날로그 컨버터; 및 상기 다수개의 전류원을 식별 하기 위한 인덱스 값을 상기 다수개의 전류원의 전류크기에 따라 정렬하고, 상기 정렬된 인덱스 값의 중심으 로부터 좌우 서로 대칭되는 두 개의 전류원 쌍을 결합시켜 매핑테이블로 매핑하는 보정부를 포함하는 것을 특 징으로 한다.
본 발명에서 상기 보정부는 상기 다수개의 전류원에 대해 전류크기를 비교하는 전류비교기; 정렬된 다수개의 [0015]
그룹에 대해 주소가 저장되는 그룹 정렬 레지스터; 다수개의 그룹 내 정렬된 다수개의 전류원의 주소가 저장 되는 유닛 정렬 레지스터; 상기 그룹 정렬 레지스터와 상기 유닛 정렬 레지스터로부터 주소를 입력받아 그룹 화된 주소를 전류원의 전류크기에 따라 비그룹화하여 저장하는 비그룹 레지스터; 디지털 입력 값에 대해 상기 다수개의 전류원을 매핑시키는 매핑 테이블을 생성하는 RAM데이터 생성기; 상기 매핑 테이블을 저장하는 매핑 메모리; 상기 다수개의 전류원을 비교할 때 비교되는 전류원을 선택하는 제어신호를 발생하는 비교신호 생성 기; 및 상기 전류비교기의 출력을 입력받아 전류원의 전류크기에 따라 전류원의 주소를 정렬하여 정렬된 결과 를 상기 그룹 정렬 레지스터, 상기 유닛 정렬 레지스터 및 상기 비그룹 레지스터에 저장하고 상기 비교신호 생성기를 제어하여 상기 매핑메모리에 상기 매핑 테이블을 저장하는 정렬제어기를 포함하는 것을 특징으로 한
다.
본 발명은 상기 보정부의 작동을 선택하는 보정모드와 상기 매핑 테이블에 따라 상기 디지털 입력 값에 대한 [0016]
전류를 출력하는 DAC모드를 선택하는 멀티플렉서를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 측면에 따른 디지털 아날로그 컨버터의 전류원 보정 방법은 다수개의 전류원을 식별하기 위한 [0017]
인덱스 값을 상기 다수개의 전류원의 전류크기에 따라 정렬하는 단계; 및 상기 정렬된 인덱스 값의 중심으로 부터 좌우 서로 대칭되는 두 개의 전류원 쌍을 결합시켜 매핑 테이블로 매핑시키는 단계를 포함하는 것을 특 징으로 한다.
이때 상기 정렬하는 단계는 상기 다수개의 전류원의 전류크기에 따라 내림차순 또는 오름차순 중 어느 하나로 [0018]
정렬하는 것을 특징으로 한다.
본 발명에서 상기 정렬하는 단계는 상기 다수개의 전류원을 다수개의 그룹으로 나누고 상기 다수개의 그룹 내 [0019]
포함된 전류원의 전류크기의 합에 따라 상기 다수개의 그룹을 정렬하는 단계; 및 상기 다수개의 그룹 각각에 대하여 상기 다수개의 그룹 내 포함된 다수개의 전류원의 전류크기에 따라 상기 다수개의 전류원을 정렬하는 단계; 및 상기 정렬된 다수개의 그룹 및 상기 정렬된 다수개의 그룹내 정렬된 다수개의 전류원을 정렬 순서에 따라 번갈아가면서 순차적으로 배열하는 단계를 포함하는 것을 특징으로 한다.
이때 상기 다수개의 그룹을 정렬하는 단계 및 상기 다수개의 전류원을 정렬하는 단계는 모두 내림차순이나 오 [0020]
름차순 중 어느 하나로 정렬하는 것을 특징으로 한다.
본 발명에서 상기 다수개의 그룹은 공통 센트로이드 형태로 나누는 것을 특징으로 한다.
[0021]
발명의 효과
상기한 바와 같이 본 발명은 디지털 아날로그 컨버터의 보정을 위한 회로의 대부분을 디지털화함으로써 회로 [0022]
의 면적을 줄이고, 또한 아날로그 회로의 사용을 최소화함으로써 아날로그 회로의 비이상적 특성에 기인한 성 능 열화를 막을 수 있으며, 전류원의 부정합 특성을 효과적으로 교정할 수 있다.
도면의 간단한 설명
도 1은 일반적인 디지털 아날로그 컨버터를 나타낸 블록구성도이다.
[0023]
도 2는 반도체 공정의 불완전성 및 반도체 소자의 비이상적 특성에 의한 전류크기를 나타낸 그래프이다.
도 3은 도 2의 전류원을 전류크기에 따라 정렬시킨 그래프이다.
도 4는 도 3의 정렬된 전류원 쌍의 합을 2등분 한 값을 나타낸 그래프이다.
도 5는 본 발명의 일 실시예에 따른 보정 기능을 갖는 디지털 아날로그 컨버터를 나타낸 블록구성도이다.
도 6은 본 발명의 일 실시예에 따른 보정 기능을 갖는 디지털 아날로그 컨버터의 전류원 보정 방법을 설명하 기 위한 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 디지털 아날로그 컨버터에서 전류원을 그룹으로 나눈 예시도이다.
도 8은 본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 전류원 보정 방법에 따른 정렬 알고리즘 및 매 핑 테이블 생성 방법을 설명하기 위한 도면이다.
발명을 실시하기 위한 구체적인 내용
이하, 첨부된 도면을 참조하여 본 발명에 따른 디지털 아날로그 컨버터 및 디지털 아날로그 컨버터의 전류원 [0024]
보정 방법의 일 실시예를 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들 에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
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도 3은 도 2의 전류원을 전류크기에 따라 정렬시킨 그래프이고, 도 4는 도 3의 정렬된 전류원 쌍의 합을 2등 [0025]
분 한 값을 나타낸 그래프이다.
일반적으로 전류원의 크기는 통계학적으로 분석하면 가우시안 분포(Gaussian distribution)를 갖게 된다. 즉 [0026]
평균값 근처에서 최대의 분포를 보이고 평균값으로부터 멀어질수록 종 모양을 갖고 분포곡선은 하락하게 된다. 분포도의 곡선이 평균 값을 중심으로 서로 대칭되기 때문에 평균값으로부터 좌우 양쪽의 일정 값이 떨 어진 샘플의 전류원을 더하게 되면 평균값의 2배 값에 근접하게 된다.
도 3은 도 2에 도시된 반도체 공정의 불완전성 및 반도체 소자의 비이상적 특성에 의해 전류원의 크기가 일정 [0027]
하지 않은 가우시안 분포를 갖는 64개의 전류원의 정규화된(normalized) 전류크기에 따라 정렬시킨 그래프이 다.
즉, 평균값을 중심으로 좌우 대칭 되게 가장 큰 값부터 가장 작은 값까지 정렬 하여 이 정렬된 값을 평균값을 [0028]
중심으로 좌우 대칭되게 합한 후 이를 2 등분한 값은 전류원들의 전류크기의 평균값에 근접한다.
이는 도 4에 도시된 바와 같이 도 3의 정렬된 전류원 쌍 (1,64), (2,63) …(32,33)의 합을 2등분 한 값은 전 [0029]
류 평균값에 근접하는 것을 확인할 수 있다.
도 2와 도 4의 그래프를 비교하면 도 4의 경우가 평균값으로부터의 오차가 훨씬 작음을 알 수 있다. 즉, 정규 [0030]
화된 출력 전류값을 비교하면 도 2에서는 전류원의 출력 전류값이 0.97 ~ 1.023 사이의 값을 갖지만, 도 4에 서는 전류원의 출력 전류값이 0.997 ~ 0.9997 사이의 값을 갖는다.
따라서 본 실시예에서는 이와 같이 전류원을 전류크기에 따라 정렬하고, 디지털 아날로그 컨버터의 디지털 입 [0031]
력 값을 전류원에 매핑 할 수 있도록 매핑 테이블을 보정함으로써 전류원을 보정하게 된다.
도 5는 본 발명의 일 실시예에 따른 보정 기능을 갖는 디지털 아날로그 컨버터를 나타낸 블록구성도이다.
[0032]
도 5에 도시된 바와 같이 본 발명의 일 실시예에 따른 보정 기능을 갖는 디지털 아날로그 컨버터는 다수개의 [0033]
전류원을 포함하며 매핑 테이블에 따라 디지털 입력 값에 대해 서로 다른 크기의 전류를 출력하는 디지털 아 날로그 컨버터에 다수개의 전류원을 식별하기 위한 인덱스 값을 다수개의 전류원의 전류크기에 따라 정렬하고, 정렬된 인덱스 값의 중심으로부터 좌우 서로 대칭되는 두 개의 전류원 쌍을 결합시켜 매핑테이블로 매핑하는 보정부를 더 포함한다.
이때 보정부는 전류비교기(Current Comparator)(120), 그룹 정렬 레지스터(140), 유닛 정렬 레지스터(160), [0034]
비그룹 레지스터(Ungroup register)(170), RAM 데이터 생성기(RAM Data Generator)(180), 매핑메모리(190), 비교신호 생성기(Comparing Signal Generator)(160) 및 정렬제어기(Sorting Controller)(130)를 포함한다.
전류비교기(Current Comparator)(120)는 비교신호 생성기(Comparing Signal Generator)(160)로부터 2개의 전 [0035]
류원의 주소를 입력받아 2개의 전류원의 전류를 비교하여 출력한다. 또는 2개의 전류그룹의 주소를 입력받아 2개의 전류그룹의 전류를 비교하여 출력한다.
그룹 정렬 레지스터(140)는 그룹으로 묶인 전류원(110)의 전류크기에 따라 정렬된 그룹 주소가 저장된다. 예 [0036]
를 들면, 그룹 정렬 레지스터(140)에는 그룹 1, 그룹 2, 그룹 3, 그룹 4의 4개의 그룹의 주소가 각 그룹의 전 체전류 크기의 순서에 따라 저장될 수 있다.
유닛 정렬 레지스터(160)는 각 그룹 내에서 전류원(110)의 전류 크기에 따라 정렬된 주소가 저장된다. 예를 [0037]
들면, 유닛 정렬 레지스터(160)에는 그룹 x(x = 1, 2, 3, 4)에 속한 16개의 전류원(110)의 주소가 전류원 (110)의 전류크기에 따라 순차적으로 저장될 수 있다.
비그룹 레지스터(Ungroup register)(170)는 그룹 정렬 레지스터(140)와 유닛 정렬 레지스터(160)로부터 주소 [0038]
를 입력받아 그룹화된 주소를 전류원의 전류크기에 따라 비그룹화하여 저장한다. 즉, 가장 큰 전류원 그룹의 가장 큰 전류원부터 가장 작은 전류원 그룹의 가장 작은 전류원까지 순차적으로 저장한다. 결국 전류원을 정 렬한 최종 정보는 비그룹 레지스터(170)에 저장된다. 이때 내림차순으로 저장할 수도 있다.
RAM 데이터 생성기(RAM Data Generator)(180)는 매핑메모리(190)에 저장할 매핑 테이블(mapping table)을 생 [0039]
성한다.
매핑메모리(190)은 RAM 데이터 생성기(180)에서 생성된 매핑 테이블을 저장하여 외부 데이터의 입력에 따라 [0040]
전류원을 스위칭하도록 출력 신호를 내보낸다.
비교신호 생성기(Comparing Signal Generator)(160)는 전류원 또는 그룹을 비교할 때 어느 전류원 또는 그룹 [0041]
을 비교할지 선택하는 제어신호를 발생한다.
정렬제어기(Sorting Controller)(130)는 전류 비교기(120)의 출력을 입력받아 전류원(110)의 전류 크기에 따 [0042]
라 전류원(110)의 주소를 정렬시키는 역할을 한다. 정렬되는 주소는 그룹 정렬 레지스터(Group sorting register)(140)와 유닛 정렬 레지스터(Unit sorting register)(150)에 저장된다. 또한, 정렬 제어기(130)는 비교 신호 생성기(comparison signal generator)(160)를 제어하고 매핑메모리(190)에 매핑 테이블을(mapping table)을 저장할 때 매핑메모리(190)의 주소를 출력한다.
또한, 디지털 아날로그 컨버터(100)는 보정 작업을 통해 매핑 테이블을 매핑메모리(190)에 저장한 후에는 디 [0043]
지털 아날로그 컨버터(100)의 보정작업이 완료된 것으로 보고 디지털 아날로그 컨버터(100)의 본연의 기능을 실행하기 위한 DAC 모드로 전환할 수 있다. 이를 위하여 멀티플렉서(200)가 더 포함될 수 있다.
멀티플렉서(200)는 보정 모드와 DAC 모드를 선택할 수 있도록 되어 있다. 입력선택비트(Mode)에 의해 '1'번이 [0044]
선택되면 보정 모드로 동작하게 되고, '2'번이 선택되면 DAC 모드로 동작하게 된다. DAC 모드는 실제로 디지 털 입력 값에 따라 아날로그 전류 값을 출력하는 모드를 지칭한다.
도 6은 본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 전류원 보정 방법을 설명하기 위한 [0045]
흐름도이고, 도 7은 본 발명의 일 실시예에 따른 디지털 아날로그 컨버터에서 전류원을 그룹으로 나눈 예시도 이고, 도 8은 본 발명의 일 실시예에 따른 디지털 아날로그 컨버터의 전류원 보정 방법에 따른 정렬 알고리즘 및 매핑 테이블 생성 방법을 설명하기 위한 도면이다.
도 6에 도시된 바와 같이 먼저, 다수개의 전류원을 그룹으로 묶어 그룹 전류원의 전류합의 크기를 비교하여 [0046]
그 크기에 따라 그룹을 정렬한다(S10).
본 실시예에서는 도 5에 도시된 바와 같이 전류원(110)을 4개의 그룹(G1 ~ G4)으로 나누었다. 그룹은 도 7과 [0047]
같이 공통-센트로이드(common centroid) 형태로 나눔으로써 반도체 소자특성의 그라데이션 효과(gradation effect)의 의한 그룹간 크기의 불균형 특성을 방지할 수 있도록 한다.
이를 상세하게 설명하면, 그룹 전류원의 정렬은 예를 들어 그룹 1(G1)의 전체 전류원의 전류크기와 그룹 [0048]
2(G2)의 전체 전류원의 전류 크기를 전류 비교기(120)로 비교하여 그 결과를 그룹 정렬 레지스터(140)에 저장 한다.
이와 같은 과정은 비교 신호 생성기(160)에서 그룹 정렬 레지스터(140)의 현재 상태를 참조하여 다음 그룹 전 [0049]
류원의 비교대상을 선택하면 버블 정렬 알고리즘에 의해 16(=4*4)번의 비교 과정을 통해 4개의 그룹 전류원의 정렬을 수행한다.
그럼다음 각 그룹(G1 ~ G4) 내의 각 전류원(110)도 그룹 전류원(G1 ~ G4)과 마찬가지 비교 과정을 거쳐 전류 [0050]
원(110)의 크기에 따라 정렬을 수행한다(S20).
이후 그룹(G1 ~ G4) 및 각 그룹(G1 ~ G4) 내에 있는 정렬된 전류원을 비그룹화 시킨다(S30).
[0051]
예를들어, 전류 그룹원을 Gn (n = 1, 2, 3, 4)이라 하며 그 크기 순서가 G1 > G2 > G3 > G4 이고, Gn의 그룹 [0052]
내의 전류원을 Gn_Im (m 은 1 부터 16) 이라 하며 그 크기 순서가 Gn_I1 > Gn_I2 > … > Gn_I16 이라고 한다 면, 비그룹 레지스터(170)에는 G1_I1, G2_I1, G3_I1, G4_I1, G1_I2, G2_I2, G3_I2, G4_I2 …. G4_I16의 순서 로 저장된다.
위와 같은 정렬 과정을 도 8을 참조하여 상세하게 설명하면 다음과 같다.
[0053]
도 8의 (a)와 같이 16개의 전류원을 공통 센트로이드 형태로 그룹화한 후, 그룹 전류원 정렬에 의해 도 8의 [0054]
(b)와 같이 그룹화된 4개의 그룹(G1 ~ G4)을 각 그룹(G1 ~ G4)의 전체 전류의 크기에 따라 배열한다. 그룹 (G3)의 전류의 크기가 그룹(G4)의 전류의 크기보다 크고, 그룹(G2)의 전류의 크기가 그룹(G3)의 전류의 크기 보다 크고, 그룹(G1)의 전류의 크기가 그룹(G2)의 전류의 크기보다 크다.
그런다음 그룹내 전류원 정렬을 통해 도 8의 (c)와 같이 각 그룹(G1 ~ G4) 내에 있는 4개의 전류원들에 대해 [0055]
각각 전류크기에 따라 정렬한다.
이후 도 8의 (d)와 같이 도 8의 (c)에서 정렬된 전류원을 비그룹화하여 일렬로 배열한다. 즉, 각 그룹에서 가 [0056]
- 8 -
장 큰 전류값을 갖는 전류원을 그룹(G1)부터 그룹(G4)까지 순차적으로 하나씩 선택하여 배열한 것이다.
이와 같은 과정을 수행하면 도 8의 (d)와 같이 7번 전류원과 16번 전류원을 중심으로 서로 대칭되는 두 개의 [0057]
전류원들(P1 ~ P8)을 짝지을 수 있다.
각 전류원 쌍(P1 ~ P8)은 전체 전류원의 전류 평균값의 2배의 크기에 해당하는 전류값에 근접한 전류를 출력 [0058]
할 수 있어 각 전류원 쌍(P1 ~ P8)에 각각 디지털 아날로그 컨버터의 디지털 입력 값을 매핑할 수 있다.
예를 들어, 디지털 아날로그 컨버터의 디지털 입력 값이 0인 경우 전류원 쌍(P1)으로부터 전류가 출력될 수 [0059]
있다. 마찬가지로 디지털 아날로그 컨버터의 디지털 입력 값이 1인 경우 전류원 쌍(P1, P2)으로부터 전류가 출력될 수 있다. 즉, 디지털 아날로그 컨버터의 디지털 입력 값이 k인 경우 전류원 쌍(P0 ~ P(k+1))으로부터 전류가 출력될 수 있다(단, k는 0, 1, 2, ..., 7).
이와 같이 정렬이 완료되면 RAM 데이터 생성기(180)에서는 비그룹 레지스터(170)에서 정렬된 데이터의 중심 [0060]
인덱스로부터 서로 대칭되게 전류원 쌍을 결합시킨 후, 외부 디지털 데이터의 입력에 대한 매핑 테이블을 만 들어 이를 매핑 메모리(190)에 저장한다(S40).
이와 같이 디지털 아날로그 컨버터의 전류원의 보정은 도 5에 도시한 멀티플렉서(200)의 입력제어신호(Mode) [0061]
에 의해 보정(Calibration) 모드와 DAC 모드가 선택될 수 있다.
보정 모드에서는 멀티플렉서(200)의 스위치가 1번으로 연결되어 위와 같은 과정을 통해 전류원을 보정하게 되 [0062]
며, DAC의 모드에서는 멀티플렉서(200)의 스위치가 2번에 연결되어 디지털 데이터를 아날로그로 변환하게 된 다. 이때, 전류원(110)은 매핑메모리(190)에 저장된 매핑 테이블에 의해 활성화된다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속 [0063]
하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이 해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
부호의 설명
100 : 디지털 아날로그 컨버터 [0064]
110 : 전류원 120 : 전류비교기
130 : 정렬제어기 140 : 그룹 정렬 레지스터 150 : 유닛 정렬 레지스터 160 : 비교신호 생성기 170 : 비그룹 레지스터 180 : RAM 데이터 생성기 190 : 매핑메모리 200 : 멀티플렉서
도면 도면1
도면2
도면3
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도면4
도면5
도면6
도면7
도면8
