Design of a 24 GHz Power Amplifier Using 65-nm CMOS Technology

THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. 2016 Oct.; 27(10), 941 ∼944.

http://dx.doi.org/10.5515/KJKIEES.2016.27.10.941 ISSN 1226-3133 (Print)․ISSN 2288-226X (Online)

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65-nm CMOS 공정을 이용한 24 GHz 전력증폭기 설계

Design of a 24 GHz Power Amplifier Using 65-nm CMOS Technology

서동인 ․김준성․Cui Chenglin․김병성

Dong-In Seo ․Jun-Seong Kim․Chenglin Cui․Byung-Sung Kim

본 논문에서는 차량 충돌 방지 및 생활 감시용 근거리 레이다(Short Range Radar: SRR)를 위한 24 GHz 전력증폭기를 삼성 65-nm CMOS 공정을 이용하여 설계하였다. 제안한 회로는 2단 차동 전력증폭기로 공통소스 구조를 사용하고, 트랜 스포머 구조를 사용하여 단일 대 차동변환, 임피던스 정합, 전력결합을 하였다. 측정결과, 24 GHz에서 15.5 dB의 최대 이득과 3.6 GHz의 3 dB 대역폭을 얻었다. 측정된 최대 출력 전력은 13.1 dBm, 입력 P1

는 —4.72 dBm, 출력 P1

는 9.78 dBm 이며, 측정된 최대 전력 효율은 17.7 %이다. 본 전력증폭기는 1.2 V의 공급전원으로부터 74 mW의 DC 전력을 소모한다.

Abstract

This paper proposes 24 GHz power amplifier for automotive collision avoidance and surveillance short range radar using Samsung 65-nm CMOS process. The proposed circuit has a 2-stage differential power amplifier which includes common source structure and transformer for single to differential conversion, impedance matching, and power combining. The measurement results show 15.5 dB maximum voltage gain and 3.6 GHz 3 dB bandwidth. The measured maximum output power is 13.1 dBm, input P1

is —4.72 dBm, output P1

is 9.78 dBm, and maximum power efficiency is 17.7 %. The power amplifier consumes 74 mW DC power from 1.2 V supply voltage.

Key words: Power Amplifier, CMOS, K Band



「이 연구는 2015년도 정부(미래창조과학부)의 재원으로 한국연구재단의 지원을 받아 수행된 연구임(no. NRF-2015R1A2A1A15056196).」

「이 연구는 삼성전자(Samsung Electronics Co., Ltd.)의 지원으로 수행한 연구 결과임.」

성균관대학교 정보통신대학(College of Information & Communication Engineering, Sungkyunkwan University)

․Manuscript received July 29, 2016 ; Revised September 14, 2016 ; Accepted October 11, 2016. (ID No. 20160729-085)

․Corresponding Author: Byung-Sung Kim (e-mail: [email protected])

Ⅰ. 서 론

ISM(Industrial Scientific Medical) 대역은 정부로부터 별 도의 사용허가 없이 산업, 과학, 의료용으로 이용 가능하 다. 특히 24～24.25 GHz 대역은 차량용과 생활감시용 레이 다로 근거리 물체에 대한 움직임을 감지하는데 사용된다

.

초고주파 대역의 레이다를 설계하기 위해 화합물 공정 을 사용하거나, 하이브리드로 제작되어 왔지만, CMOS 공 정기술의 발전으로 CMOS 공정 레이다 시스템 설계가 활

발히 이루어지고 있다

. 하지만 초고주파 대역에서 제공 되는 모델이 정확하지 않고, 낮은 절연파괴 전압과 기판 손실로 인하여 원하는 성능을 얻는데 어려움이 있다.

본 논문에서는 정확한 설계를 위해 전자기 시뮬레이션 을 통해 레이다 송수신기 중 전력증폭기를 설계 및 제작 하였다. Ⅱ장에서는 전력증폭기의 설계과정을 제시하고,

Ⅲ장에서는 측정결과를 보여준다. 마지막으로 Ⅳ장에서 는 결론을 맺는다.

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THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. vol. 27, no. 10, Oct. 2016.

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Ⅱ. 회로 설계

전력증폭기를 설계함에 있어 원하는 출력을 얻기 위해 각 단의 FET 사이즈와 그 단에서 높은 효율과 출력을 낼 수 있는 Z

(Optimum load impedance) 로 변환하는 것이 중 요하다. FET는 높은 출력을 얻기 위해 총 게이트 폭을 증 가시켜야 하는데, 단위 폭을 키우면 게이트 저항 성분이 증가하고, 게이트 가지(finger) 수를 증가시키면 게이트와 소스/드레인 간의 커패시턴스가 증가하여 이득이 낮아진 다

. 시뮬레이션을 통하여 첫 번째 단은 단일 폭 2 μm에 총 게이트 폭 40 μm인 소자를 사용하고, 두 번째 단은 2 μm 에 총 게이트 폭 200 μm인 소자를 사용하였다.

임피던스 변환은 최소한의 삽입손실을 가지면서 원하 는 임피던스로 변환하는 것이 중요하다. K-대역에서는 주 로 전송선과 트랜스포머 구조를 사용하는데, 본 논문에서 는 차동회로 구조에서 바이어스를 인가하기 쉬운 트랜스 포머 구조를 사용하였다.

본 논문은 1P9M 삼성 65-nm CMOS 공정을 사용하여 24 GHz 전력증폭기를 설계하였다. 그림 1은 본 연구에서 설계한 전력증폭기 회로도이다. 2단 공통소스 구조의 차 동증폭기 단으로 트랜스포머 구조를 이용하여 단일 대차 동변환, 임피던스 매칭, 전력결합을 하였다

.

트랜스포머 구조를 사용한 임피던스 매칭은 결합구조 와 사용하는 금속 층과 폭에 따라 변환 비율이 다르다. 결 합구조 중 수직결합은 금속 층간의 간격이 좁아 높은 결 합 상수를 가질 수 있고, 평행결합은 금속층 간의 간격을

그림 1. 24 GHz 전력증폭기 회로도

Fig. 1. Schematic of the 24 GHz power amplifier.

그림 2. 트랜스포머 등가모델

Fig. 2. Transformer equivalent model.

그림 3. 65-nm CMOS 금속 층의 두께

Fig. 3. Metal thickness in 65-nm CMOS technology 조절하여 높은 임피던스 변환을 할 수 있다. 그림 2의 트 랜스포머 등가모델을 이용하여 임피던스 매칭을 하였고, 사용한 트랜스포머에 대한 정보를 그림 1에 제시하였다

. 입력 단에서 트랜스포머 구조를 사용한 단일 대 차동변 환은 게이트 단에서 보이는 차동신호의 불균형 때문에 회로 성능이 저하된다. 이를 해결하기 위해 C

커패시터 를 추가하여 M

, M

의 게이트 단에서 보이는 커패시턴스 값의 균형을 맞추고, 수직결합 트랜스포머 구조를 사용하 여 임피던스 매칭을 하였다

.

첫 번째 단과 두 번째 단 사이의 임피던스 변환은 두

번째 단의 게이트 임피던스를 첫 번째 단의 Z

로 임피던

스로 변환하여 매칭하였다. 두 번째 단의 큰 게이트 커패

65-nm CMOS 공정을 이용한 24 GHz 전력증폭기 설계

943 시턴스 때문에 높은 임피던스 변환 비율을 사용해야 임

피던스 매칭을 할 수 있다. 이를 해결하기 위해 평행결합 트랜스포머 구조를 사용하여 일차 측과 이차 측의 금속 층의 폭을 조절하고, 금속층 간 간격을 조절하여 임피던 스 변환 비율을 높였다. 또한, 첫 번째 출력 단에 병렬로 C

커패시터를 추가하여 임피던스 변환을 용이하게 하였다

. 전력결합용 트랜스포머는 결합 상수를 높이기 위하여 수직 결합 트랜스포머 구조를 사용하였고, 자기공진주파 수를 높이기 위하여 최상위 금속층보다 차상위층의 크기 를 작게 하여 두 금속 간의 겹치는 부분을 줄였다. 시뮬레 이션을 통하여 패드 커패시턴스를 고려한 50 Ω에서 두 번째 단 출력 단의 임피던스가 Z

로 변환되는 트랜스포 머를 설계하였다.

첫 번째와 두 번째 입력 단 게이트 부분에 병렬로 구성 된 저항과 커패시터를 연결하여 저주파 신호에 대한 회 로의 안정성을 높였다

.

Ⅲ. 측정 및 시뮬레이션 결과

그림 4는 65-nm CMOS 공정을 이용하여 제작된 전력 증폭기 칩 사진이다. 칩 면적은 패드를 포함하여 833

×671 μm 이다. 소신호 측정은 70 GHz까지 측정 가능한 MS4647A 벡터 네트워크 분석기를 이용하여 온-웨이퍼 프로빙하여 측정하였고, 대신호 측정은 신호발생기인 HP- 8340B 를 이용하여 24 GHz 신호를 입력하고, 출력 단은 N1914A 파워미터에 E4413A 파워센서를 연결하여 출력 전력을 측정하였다.

그림 5는 소신호 측정 및 시뮬레이션 결과를 보여준다.

측정결과, 24 GHz에서 15.5 dB의 최대이득과 21.6 GHz에 표 1. 전력증폭기 성능 비교

Table 1. Performance comparison with prior arts.

Ref. Process Frequency

[GHz]

Supply [V]

P

[mW]

Power gain [dB]

P

[dBm]

P

[dBm]

Peak PAE[%]

Size [mm

]

[8] 0.13-μm CMOS 25.7 1.5 - 8.4 9 13 13.2 1

[9] 0.18-μm CMOS 27 1.8 169 14.5 13.5 14.5 13.2 0.84

[10] 0.18-μm BiCMOS 24 2.4 391.2 37.6 13.8 19.4 22.3 1.1

[11] 65-nm CMOS 18~25 2.4 - 22 - 23.8 25.1 0.96

[12] 65-nm CMOS 25～31 2 - 18 - 20.6 34.6 3.78

This work 65-nm CMOS 24 1.2 74 15.5 9.78 13.1 17.7 0.56

그림 4. 제작된 CMOS 전력증폭기 칩 사진

Fig. 4. Die photo of the fabricated CMOS power am- plifier.

그림 5. 소신호 특성의 시뮬레이션 및 측정결과

Fig. 5. Measured and simulated S-parameter.

서 25.2 GHz까지 3.6 GHz의 3 dB 대역폭을 얻었고, S

과 S

는 —12 dB 이하였다. 측정된 소신호 결과로 회로의 안 정성을 계산한 결과, 전 대역에서 절대 안정성을 만족하였다.

S

시뮬레이션 결과가 —10 dB 이하가 나오지 않은 이

유는 차동신호 불균형을 해소하고자 그림 1의 C

을 사용

하였는데, 제공되는 모델의 부정확성으로 인하여 시뮬레

이션 결과와 측정결과가 차이를 보였다.

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그림 6. 대신호 특성의 측정 결과

Fig. 6. Measured results of the large-signal performance.

그림 6은 케이블과 커넥터의 손실을 별도로 보상한 후 의 대신호 결과를 보여준다. 신호발생기의 제약으로 입력 전력을 최대 3.7 dBm까지 인가했고, 출력전력은 13.1 dBm 을 얻었다. 입력 P

는 —4.72 Bm, 출력 P

는 9.78 dBm 이며, 측정된 최대 전력 효율은 17.7 %이다.

입력 전력을 —4.72 dBm 인가한 후 대신호 시뮬레이션 결과 출력 P

는 9.5 dBm이며, 그림 1의 M

, M

드레인 노드에서 V

=1.3 V 인 것을 확인하였다. 전체적으로 시뮬 레이션 결과와 측정 결과가 유사한 경향을 보이는 것을 확인하였다.

표 1에 기존의 65nm 전력증폭기와 본 논문의 전력증폭 기를 비교하였다. 기존 논문 대비 낮은 공급전압, 작은 면 적을 소모하여 실제 레이다시스템에 적용하기 용이하다.

Ⅳ. 결 론

본 논문에서는 삼성 65-nm CMOS 공정을 이용하여 24 GHz 전력증폭기를 설계 및 제작하였다. 2단 차동 전력증 폭기로 공통소스 구조를 사용하고, 트랜스포머 구조를 사 용하여 단일 대 차동변환, 임피던스 정합, 전력결합을 하 였다. 측정결과, 24 GHz에서 15.5 dB의 최대이득과 3.6 GHz 의 3 dB 대역폭을 얻었다. 측정된 최대출력 전력은 13.1 dBm 이고, 1.2 V의 공급 전원으로부터 74 mW의 DC 전력을 소모한다.

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