Design of a V Band Power Amplifier Using 65 nm CMOS Technology

(1)

http://dx.doi.org/10.5515/KJKIEES.2013.24.4.403 ISSN 1226-3133 (Print)

65 nm CMOS 공정을 이용한 V 주파수대 전력증폭기 설계

Design of a V Band Power Amplifier Using 65 nm CMOS Technology

SungahLee․Chengl i nCui ․김성균․김병성

Sungah Lee․Chenglin Cui․Seong-Kyun Kim․Byung-Sung Kim 요 약

본 논문에서는Marchand 발룬, 트랜스포머와 주입 잠금 버퍼를 이용한 CMOS 2단 차동전력증폭기를 보여준 다. 본 전력증폭기는 70 GHz 주파수 대역을 목표로 설계하였고, 65 nm 공정을 이용하여 제작하였다. 측정 결과, 71.3 GHz에서 8.5 dB의 최대 전압 이득과 7.3 GHz의 3 dB 대역폭을 얻었다. 측정된 최대 출력 전력은 8.2 dBm, 입력P1dB는 —2.8 dBm, 출력 P1dB는4.6 dBm이며, 최대 전력 부가 효율은 4.9 %이다. 본 전력증폭기는 1.2 V의 전원으로부터 102 mW의 DC 전력을 소모한다.

Abstract

In this work, a CMOS two stage differential power amplifier which includes Marchand balun, transformer and injection-locked buffer is presented. The power amplifier is targeted for 70 GHz frequency band and fabricated using 65 nm technology. The measurement results show 8.5 dB maximum voltage gain at 71.3 GHz and 7.3 GHz 3 dB bandwidth. The measured maximum output power is 8.2 dBm, input P1dB is —2.8 dBm, output P1dB is 4.6 dBm and maximum power added efficiency is 4.9 %. The power amplifier consumes 102 mW DC power from 1.2 V supply voltage.

Key words : Power Amplifier, CMOS, Millimeter-Wave, V Band, Marchand Balun, Transformer

「이 논문은 2012년도 정부(교육과학기술부)의 재원으로 한국연구재단의 지원을 받아 수행된 연구(2012-0000915)(2012-046474)이다.」

성균관대학교 정보통신대학(College of Information and Communication Engineering, Sungkyunkwan University)

․Manuscript received January, 9, 2013 ; Revised February 28, 2013 ; Accepted March 5, 2013. (ID No. 20130109-011)

․Corresponding Author : Byung-Sung Kim (e-mail : [email protected]))

Ⅰ. 서 론

전력증폭기는 위상 배열 시스템, 광대역 통신 시 스템과 차량용 레이더 센서와 같은 고주파 단일 집 적회로(MMIC) 응용에서 아주 중요한 블록이다. 오 늘날 밀리미터파 전력증폭기는 우수한 성능을 얻을 수 있는 Ⅲ～ⅤHEMT와 HBT를 주로 사용한다. 현 재CMOS 공정기술의 빠른 발전으로 인해 차단 주 파수와 최대 전력 이득 주파수가100 GHz를 넘는 능 동소자들이 개발되었고, 저비용과 높은 집적도로 많 은MMIC 설계자들의 관심을 모으고 있다. 하지만

70 GHz 이상의 주파수 대역에서 정확한 디바이스 모델이 제공되지 않고, 낮은 파괴 전압과 실리콘 기 판의 손실로 인하여 전력증폭기의 설계에 많은 어려 움이 있다.

전력증폭기의 설계에서 수동 소자는 임피던스 정 합, 전력 결합 면에서 중요한 역할을 하므로 잘 고려 하여 사용하여야 한다. 이런 수동 소자로는 전송선, 집중 정수 소자 또는 트랜스포머를 예로 들 수 있다.

특성상 전송선을 이용하면 전류의return path가 명확 하여 보다 정확한 모델을 얻을 수 있지만, 상대적으 로 칩 면적이 커지게 된다. 집중 정수 소자와 트랜스

(2)

포머는 상대적으로 작은 칩 면적을 소모하지만 정확 한 모델을 얻기 어렵다. 차동 회로 구조에 트랜스포 머를 이용하면 바이어싱이 쉽고 전력 결합이 용이하 다는 장점이 있다.

본 논문에서는65 nm CMOS 공정으로 트랜스포 머를 이용한70 GHz 주파수 대역의 차동 전력증폭 기를 설계 제작하고 측정 결과를 보여준다.

Ⅱ. 회로 설계

그림1은 본 연구에서 설계한 전력증폭기의 회로 도이다. 본 전력증폭기는 2단 구조를 채택하였으며, Marchand 발룬, 주입 잠금식 구동 버퍼단, 공동소스 구조의 차동 증폭기단으로 구성되었고, 트랜스포머 를 이용하여 임피던스 정합을 진행하고, 전력이 결 합되도록 하였다. 전송선, 트랜스포머의 설계는 3차 원 전자기장 해석 툴인HFSS를 이용하였고, 설계 주 파수가 높은 관계로 트랜지스터까지의 배선을 모두 포함하여 전자기 해석 시뮬레이션을 진행하였다.

측정을 위하여 입력 단에 단일 대 차동 변환(sin- gle-to-differential conversion)을 수행하는 회로가 필요 하다. 일반적인 발룬은 70 GHz의 높은 주파수에서 출력 차동 신호에 불균형이 발생하므로 다음 단 차 동구조의 회로를 구동하기 어렵다^[5]. 따라서 본 논문 에서는 균형적인 차동 출력을 쉽게 구현할 수 있는 Marchand 발룬을 사용하였다. 그림 2와 같이 4개의 길이가1/4파장 되는 전송선으로 구성되었다^[6]. 설계 된 발룬의 –1.6 dB의 최대 유능 전력 이득(MAG)을 갖고70 GHz에서 두 차동 포트사이에 0.5 dB의 신호 크기 차이가 나고, 위상은 177.6도 차이를 가지므로 균형성이 좋다.

첫째 단 구동 버퍼는 적은 전력 소모로 큰 전압 스

그림 1. 71 GHz 전력증폭기 회로도

Fig. 1. Schematic of the V band power amplifier.

(a) Marchand 발룬 구조 (a) Marchand balun structure

(b) 3차원 모델 (b) 3D model

그림 2. Marchand 발룬 구조와 3차원 모델 Fig. 2. Marchand balun structure and 3D model.

윙을 얻을 수 있는 주입 잠금 버퍼를 이용하였다. 그 림1의 M1, M2는 주입 공통 소스 증폭기단이고, M3

와 M4는 교차 결합(cross-coupled) 구조를 이용하여 높은 이득과 전압 스윙을 얻는다. 둘째 단은 공통 소 스 구조를 이용한 차동 증폭기이다. 65 nm 공정에서 는1.2 V의 낮은 공급 전압 하에 증폭기가 동작하므 로 캐스코드 구조 대신 더 좋은 효율성과 선형성을 보이는 공통 소스 구조를 사용하였다. 디바이스 사이 즈를 선택함에 있어서 높은 출력 전력을 얻기 위하 여 디바이스의 전체 폭을 키워야 한다. 이는 단위 finger 폭을 키우거나 finger 수를 늘여야 하는데, finger 폭을 키우면 게이트 저항 성분이 증가하고, 최 대 전력 이득 주파수(fmax)와 이득이 낮아진다^[7]. 반대 로finger 수를 늘이면 레이아웃이 길어져서 기생 성 분이 많이 발생한다. 그림 4는 전체 폭이 60 μm인 소자의 단위 finger 폭을 바꿔가면서 시뮬레이션으로 얻은 최대 안정이득(MSG)과 fmax를 보여준다. 본 설 계에서는 이 점들을 고려하여2×26×2 μm의 디바이 스를 사용하였고, 트랜스포머를 이용하여 전력을 결 합하였다. 밀리미터파 대역에서 공동 소스 구조는 드레인-게이트 커패시턴스의 피드백으로 인하여 이 득 저하가 발생하고, 또한 이 커패시턴스로 인하여 증폭기가 불안정해진다. 본 논문에서는 차동 증폭기

(3)

(a) 최대 유능 전력 이득과 입력 반사 계수 (a) MAG and input return loss

(b) 출력의 신호 크기와 위상 차이

(b) Amplitude imbalance and phase difference of the output

그림 3. Marchand balun 특성의 시뮬레이션 결과 Fig. 3. Simulation results of the characteristics of the

Marchand balun.

그림 4. 단위 finger 폭에 따른 최대 안정 이득과 최 대 전력 이득 주파수

Fig. 4. MSG and fmax with respect to the unit finger width.

구조에서 쉽게 사용할 수 있는neutralization 기법을 사용하여 이득과 안정성을 보장하였다^[8].

그림 1의 C1과C2와 같이 교차 결합 구조로 차동 증폭기의 같은 위상 노드사이에 피드백을 형성하여 드레인-게이트 사이의 커패시턴스가 작아보이게 하 는 역할을 한다.

그림 5(a)는 신호 coupling, 임피던스 정합과 전력 결합용으로 사용된 트랜스포머의 3차원 모델을 보 여준다. 트랜스포머의 설계는 최상위의 두꺼운 메탈 을 사용하여 저항성 손실을 최소로 하였다. 출력 단 에 사용된 트랜스포머와 패드 커패시턴스는50옴 부 하 임피던스를 최적 부하 임피던스로 전환하여 전력 증폭기가 높은 출력 전력과 효율을 얻게 하는 동시 에 회로의 안정성을 보장한다. 최적 부하 임피던스 는load-pull 시뮬레이션을 바탕으로 얻는다^[9]. 그림 6 은 출력 전력을1 dB 간격으로, 전력 부가 효율(PAE) 을2 % 간격으로 그린 load-pull 시뮬레이션 결과이 다. 출력 단 임피던스 정합회로는 그림 5(b)와 같이 설계하였고, 트랜지스터까지의 배선을 포함하여 68

(a) 트랜스포머의 3차원 모델 (a) 3D model of the transformer

(b) 임피던스 정합 등가회로

(b) Equivalent impedance matching circuit 그림 5. 트랜스포머의 3차원 모델과 출력 단 정합 등

가회로

Fig. 5. 3D model of the transformer and equivalent output matching circuit.

(4)

그림 6. Load-pull 시뮬레이션 결과와 출력 단 부하 임피던스

Fig. 6. Load-pull simulation results and load impedance of the output stage.

그림 7. 제작된 CMOS 전력증폭기의 칩 사진 Fig. 7. Die photo of the fabricated CMOS power am-

plifier.

～75 GHz에서 얻은 부하 임피던스 결과를 그림 6에 보여주고 있다. 결과와 같이 설계된 정합 회로는 50 옴 부하를 적합한 임피던스로 변환시켜준다.

Ⅲ. 측정 결과

본 전력증폭기는65 nm CMOS 공정을 이용하여 제작되었으며, 그림 7은 제작된 전력증폭기의 칩 사 진을 보여준다. 칩 면적은 패드를 포함하여 580 μm

×480 μm이고, 1.2 V 공급 전압에서 85 mA의 전류 를 소모한다. 본 전력증폭기의 소신호 특성은 그림 8(a)와 같이 110 GHz까지 측정 가능한 Agilent사의 8510C 벡터 네트워크 분석기를 이용하여 wafer probing 방법으로 측정하였다. 그림 9(a)는 전력증폭 기의 소신호 특성인S-파라미터를 보여준다. 측정 결

(a) 소신호 측정 셋업

(a) Small-signal measurement setup

(b) 대신호 측정 셋업

(b) Large-signal measurement setup 그림 8. 측정 셋업

Fig. 8. Measurement setup.

과, 71.3 GHz에서 8.5 dB의 최대이득을 얻었고, 68.3 GHz에서 75.6 GHz까지 7.3 GHz의 3 dB 대역폭을 갖 는다. 측정된 최대 소신호 이득은 시뮬레이션 결과 보다2 dB 높지만 유사한 경향성을 보인다. 또한 그 림9(b)에서와 같이 전 대역에서 unconditional stabi- lity를 만족하는 것을 알 수 있다^[10].

대신호 측정은 그림8 (b)에서와 같이 진행하였고, 연결에 필요한 커넥터, 케이블, 방향성 결합기 및 프 로브에 의한 손실을 별도로 측정하여 보상하였다.

측정 결과는 그림9에서 보여주고 있다. 71 GHz에서 최대 출력 전력을 얻었고, 8.4 dB의 전력 이득과 4.6 dBm의 출력 P1dB(1 dB gain compression point)와 —2.8 dBm의 입력 P1dB를 얻었다. 신호발생기의 제약으로 전력증폭기의 입력 전력을 최대2 dBm까지 인가하 였고, 이때 최대 출력 전력은 8.2 dBm이고, 전력 부 가 효율(PAE)은 4.9 %이다. 시뮬레이션 결과는 9.6 dBm의 출력 포화 전력, 1 dBm의 입력 P1dB, 5.8 dBm 의 출력P1dB와3.8 %의 최대 PAE를 갖는다. 표 1에

(5)

표 1. 전력증폭기 성능 비교

Table 1. Performance comparison with prior arts.

Tech.

CMOS Structure Freq [GHz]

Vd

[V]

Id

[mA]

Power gain [dB]

BW [GHz]

P1dB

[dBm]

Psat

[dBm]

Peak PAE[%]

Size [mm²]

[1] 90 nm 4-stage, CS 77 1.2 118.5 8.5 5 4.7 6.3 - 0.98

[2] 90 nm 3-stage, CS 77 1 92 20.6 2 5 9.4 9.6

0.7 76 17.4 3 0.9 5.8 7.1 0.53

[3] 65 nm 2 core, 2-stage,

cascode 71 2 44 8 4 5 6.7 - 0.42

[4] 65 nm 5-stage, CS 77 1.2 96 13.7 - 6.7 10.5 8.4 -

This work 65 nm 2-stage, CS 71 1.2 85 8.4 7.3 4.6 9.6^* 4.9 0.28

* 시뮬레이션 결과

(a) S-파라미터의 측정 및 시뮬레이션 결과 (a) Measured and simulated S-parameter

(b) 안정성 측정 결과 (b) Measured stability

그림 9. 소신호 특성의 측정 및 시뮬레이션 결과 Fig. 9. Measurement and simulation results of the sma-

ll-signal performance.

는 본 전력증폭기 및70 GHz 대역에서 동작하는 다 른 발표된 전력증폭기에 대한 성능을 요약하여 나타

그림 10. 대신호 특성의 시뮬레이션 결과

Fig. 10. Simulation results of the large-signal performance.

내었다. 표에서 보는 바와 같이 본 회로는 기존의 전 력증폭기에 뒤지지 않는 성능을 갖는 것을 알 수 있다.

Ⅳ. 결 론

본 논문에서는 65 nm CMOS 공정을 이용하여V 주파수대 전력증폭기를 설계 및 제작하였다. 본 전 력증폭기는1.2 V 공급 전압에서 동작하고, 102 mW 의 DC 전력을 소모한다. 측정 결과, 71.3 GHz에서 8.5 dB의 최대 전압 이득을 얻었고, 7.3 GHz의 3 dB 대역폭을 갖는다. 71 GHz에서 측정된 최대출력 전 력은8.2 dBm이고, 입력 P1dB는 —2.8 dBm, 출력 P1dB

는 4.6 dBm이고, 전력 부가 효율은 4.9 %이다.

(6)

(a) 주파수에 따른 출력 전력

(a) Output power with respect to the frequency

(b) 출력 전력, 전력 이득 및 전력 부가 효율 (b) Output power, power gain and PAE 그림 11. 대신호 특성의 측정 결과

Fig. 11. Measurement results of the large-signal performance.

참 고 문 헌

[1] T. Suzuki, Y. Kawano, M. Sato, T. Hirose, and K.

Joshin, "60 and 77 GHz power amplifiers in st- andard 90 nm CMOS", in IEEE Int., Solid-Stae Circuits Conf. Tech. Dig., pp. 562-563, Feb. 2008.

[2] Y. Hamada, M. Tanomura, M. Ito, and K. Maru- hashi, "A high gain 77 GHz power amplifier ope-

rating at 0.7 V based on 90 nm CMOS technology", in IEEE Radio Freq. Integr. Circuits (RFIC) Symp.

Dig., pp. 39-42, Jan. 2009.

[3] J. -J. Kuo, W. -H. Lin, C. -C. Kuo, J. R. Tseng, Z.

-M. Tsai, K- Y. Lin, and H. Wang, "A 71-76 GHz chip set for wireless communication in 65-nm CM- OS technology", in IEEE MTT-S Int. Microw. Symp.

Dig., pp. 189-192, Jun. 2009.

[4] Y. Li, M. Hung, S. Huang, and J. Lee, "A fully integrated 77 GHz FMCW radar system in 65 nm CMOS", in IEEE Int., Solid-Stae Circuits Conf. Te- ch. Dig., pp. 216-217, Feb. 2010.

[5] S. Aloui, E. Kerherve, R. Plana, and D. Belot, "RF- pad, transmission lines and balun optimization for 60 GHz 65 nm CMOS power amplifier", in IEEE Radio Freq. Integr. Circuits (RFIC) Symp. Dig., pp.

211-214, May 2010.

[6] J. X. Liu, C. -Y. Hsu, H. - R. Chuang, and C. -Y.

Chen, "A 60-GHz Millimeter-wave CMOS mach- and balun", in IEEE Radio Freq. Integr. Circuits (RFIC) Symp. Dig., pp. 445-448, Jun. 2007.

[7] B. Heydari, M. Bohsali, E. Adabi, and A. M. Nik- nejad, "A 60 GHz power amplifier in 90 nm CMOS technology", in Proc. IEEE CICC, pp. 769-772, Sep.

2007.

[8] W. L. Chan, J. R. Long, M. Spirito, and J. J. Pe- karik, "A 60 GHz-band 1 V 11.5 dBm power am- plifier with 11 % PAE in 65 nm CMOS", in IEEE Int., Solid-Stae Circuits Conf. Tech. Dig., pp. 380- 381, 381a, Feb. 2009.

[9] S. C. Cripps, RF Power Amplifiers for Wireless Co- mmunications, Artech House, pp. 20-36, 1999.

[10] G. Gonzalez, Microwave Transistor Amplifiers Ana- lysis and Design, Prentice Hall, pp. 217-228, 1997.

(7)