방송통신산업기술개발사업
100G용 Coherent/OFDM DSP 개발 100Gbps Coherent/OFDM DSP Development
한국전자통신연구원
정보통신기술진흥센터
보고 서식 제 호
연차보고서
사업명 방송통신산업기술개발 과제번호 B0126-15-1024
과제명
국문
( )100G용Coherent/OFDM DSP 개발 영문
( )100Gbps Coherent/OFDM DSP Development
주관기관 한국전자통신연구원 총괄책임자 강 헌 식
참여기관
책임자 ㈜긱옵틱스 테라스퀘어코리아- (박진호), ㈜리버트론 오창훈( ), ㈜에이알텍 (이동춘) 총수행기간 2015. 03. 01. ~ 2018. 02. 28. (3년)
협약기간 2015. 03. 01. ~ 2016. 02. 29. (1년) 해당년도
수행기간 2015. 03. 01. ~ 2016. 02. 29. (12개월) 협약기간
총사업비 천원
정 부
출연금 6,786,000
민 간 부담금
현금 0
계 9,048,000 현물 2,262,000
해당연도 사업비 천원
정 부
출연금 2,262,000
민 간 부담금
현금 0
계 3,016,000 현물 754,000
키워드 개
광전송, 코히런트 수신, 직교주파수 분할 다중, 디지털 신호처리, 아날로그 디지털- 변환기
정보통신 방송 연구개발 관리규정 제 조에 의거하여 연차보고서를 제출합니다
년 월 일
총괄책임자 강 헌 식 인 주관기관장 이 상 훈 인
미래창조과학부 장관 귀하
해당 연도 추진 현황 .
Ⅰ
기술개발 추진 일정 1.
개발목표 1.1
주관기관
- (ETRI) :
❍ 100 Gbps급 Coherent OFDM DSP 송신부 알고리즘 개발
❍ 100 Gbps급 Coherent OFDM DSP 송신부 HDL 개발
❍ 100 Gbps급 Coherent OFDM DSP 수신부 알고리즘 개발
❍ 100 Gbps급 Coherent OFDM DSP 정합 광송수신부 개발
❍ 100 Gbps급 Coherent OFDM DSP 오프라인 성능 시험
❍ 10 GSPS 급 초고속 디지털 아날로그 변환기 개발/
❍ 100Gbps급 Coherent OFDM 관련 표준화 동향 파악
참여기관 테라스퀘어
- 1 ( ) :
❍ Coherent OFDM DSP 송신부 DAC 정합 고속 인터페이스 개발 및 시험
❍ Coherent OFDM DSP 송신부 호스트 정합 고속 인터페이스 개발 및 시험
참여기관 리버트론
- 2 ( ) :
❍ 100Gbps급 Coherent OFDM DSP 송신부 FPGA 플랫폼 보드 개발
참여기관 에이알텍
- 3 ( ) :
❍ 100Gbps급 Coherent OFDM DSP 정합 광송수신부 개발
개발내용 및 범위 1.2
주관기관
- (ETRI) :
❍ 100 Gbps급 Coherent OFDM DSP 송신부 알고리즘 개발
Coherent OFDM DSP 송신부 알고리즘 개발
Coherent OFDM DSP 송신부 부동소수점(Floating Point) 시뮬레이터 개발
Coherent OFDM DSP 송신부 고정소수점(Fixed Point) 시뮬레이터 개발
❍ 100 Gbps급 Coherent OFDM DSP 송신부 HDL 개발
Coherent OFDM DSP 송신부 HDL 코드 구현
Coherent OFDM DSP 송신부 HDL 시뮬레이터 개발
❍ 100 Gbps급 Coherent OFDM DSP 수신부 알고리즘 개발
Coherent OFDM DSP 수신부 알고리즘 개발
Coherent OFDM DSP 수신부 부동소수점(Floating Point) 시뮬레이터 개발
Coherent OFDM DSP 수신부 고정소수점(Fixed Point) 시뮬레이터 개발
❍ 100 Gbps급 Coherent OFDM DSP 정합 광송수신부 개발
Coherent OFDM DSP 정합 광선로 및 광송수신 채널 모델링
Coherent OFDM DSP 정합 광송수신부 구조 설계
❍ 100 Gbps급 Coherent OFDM DSP 오프라인 성능 시험
Coherent OFDM DSP 송신부 알고리즘 신호생성 코드 개발
Coherent OFDM DSP 수신부 알고리즘 성능 시험
❍ 10 GSPS 급 초고속 디지털 아날로그 변환기 개발/
CMOS 공정기반 저전력 10 GSPS 급 ADC 구조 설계
CMOS 공정기반 저전력 10 GSPS 급 초고속 ADC 회로 설계
CMOS 공정기반 10 GSPS 급 초고속 DAC 상위 구조 연구
❍ 100 Gbps급 Coherent OFDM 관련 표준화 동향 파악
차세대 광역 액세스망 표준화 동향 및 기고서 분석
참여기관 테라스퀘어
- 1 ( ) :
ㅇ Coherent OFDM DSP 송신부 DAC 정합 고속 인터페이스 개발 및 시험
Coherent OFDM DSP 송신부 DAC 정합 고속 인터페이스 구조 설계
Coherent OFDM DSP 송신부 DAC 정합 고속 인터페이스 기능 시험 ㅇ Coherent OFDM DSP 송신부 호스트 정합 고속 인터페이스 개발 및 시험
Coherent OFDM DSP 송신부 호스트 정합 고속 인터페이스 구조 설계
Coherent OFDM DSP 송신부 호스트 정합 고속 인터페이스 HDL 코드 구현
Coherent OFDM DSP 송신부 호스트 정합 고속 인터페이스 기능 시험
참여기관 리버트론
- 2 ( ) :
ㅇ Coherent OFDM DSP 송신부 DSP 송신부 FPGA 플랫폼 보드 개발
Coherent OFDM DSP 송신부 FPGA 플랫폼 보드 설계
Coherent OFDM DSP 송신부 FPGA 플랫폼 보드 제작
참여기관 에이알텍
- 3 ( ) :
ㅇ 100 Gbps급 Coherent OFDM DSP 정합 광송수신부 개발
Coherent OFDM DSP 정합 광송수신부 제작
Coherent OFDM DSP 정합 광송수신부 기능 시험
계획
( : 실적 : )
일련번호 개발 내용 추진 일정 개월( ) 달성도
1 2 3 4 5 6 7 8 9 10 11 12 (%) 1 Coherent OFDM
알고리즘 개발 100%
2 Coherent OFDM 송신부 개발
HDL 100%
3 Coherent OFDM 송신부 플랫폼 보드 개발
FPGA 100%
4 Coherent OFDM 정합
광 송수신부 개발 100%
5 Coherent OFDM 송신부 정합 고속인터페이스
DAC 개발 및 시험 100%
6 Coherent OFDM 송신부 호스트 정합 고속인터페이스
개발 및 시험 100%
7 Coherent OFDM 오프라인
성능시험 100%
8 10GSPS급 초고속 초고속 디지털 아날로그/ 변환기
개발 100%
9 Coherent OFDM 관련
표준화동향 파악 100%
해당 연도 추진 실적 2
당해년도 추진실적 2.1
개발내용 추진실적 결과물
계획대비 진도 달성도
년 월 일 기준
1. Coherent OFDM알고리즘 개발
- DSP알고리즘 개발 . OFDM Frame 설계 . Training symbol (TS)설계 . 송신부DSP알고리즘 개발 . 수신부DSP알고리즘 개발
. 100Gbps Client 데이터의 에너지 분산을 위한 알고리즘 개발
Scrambler/De-Scrambler
. 100Gbps 오류정정 시스템 부호기 복호기 알고리즘 개발/ - 부동소수점 시뮬레이터 개발
. 광선로 및 광송수신 채널 모델링
. 송신부 DSP,광 채널 수신부, DSP를 통합한 부동소수점 시뮬레이터 개 발
. 오류정정 시스템 부동소수점 시뮬레이터 개발 및 송수신 성능 시뮬 레이션
. 오류정정 및OFDM물리계층 시스템의 통합 . 부동소수점 simulation 성능 분석 및 특징 - 고정소수점 시뮬레이터 개발
. Fixed point designer를 활용하여 고정소수점 시뮬레이터 개발 . 오류정정 부호기의HW Bit-accurate고정소수점 시뮬레이터 개발 . OFDM물리계층의HW Bit-Accurate고정소수점 시뮬레이터 개발 . 송수신부 통합 시뮬레이션 통한 요구 성능 검증
프로그램 건 기술문서3
건 13
100%
2. Coherent OFDM송신부 HDL 개발
- 송신부HDL구조 설계 및HDL코드 구현
. 4 Lane병렬 구조의 오류정정 시스템HDL구조 설계 및 구현
. 전병렬(Fully-Parallel) 기반의 OFDM 물리계층 시스템 구조 설계 및 구현
HDL
. 송신 시스템 통합 시뮬레이션 및FPGA 합성용TOP모듈의 설계 및 구 - 송신부현 HDL 시뮬레이터 개발
. 송신 시스템 검증을 Test Bench 설계로 및 구현
. 고정소수점 시뮬레이터와의 bit-accurate 검증 시뮬레이터 개 발
. 오류정정 시스템의 고정소수점 시뮬레이터 bit-accurate 검증 . OFDM 물리계층의 고정소수점 시뮬레이터 bit-accurate 검증
국내특허 건 2 국제특허2건 국내학회논문 건2 국제학회 논문 건2 프로그램2 건 기술문서4건
100%
3. Coherent OFDM DSP 송신부FPGA 플랫폼 보드 개발
- 송신부FPGA플랫폼 보드 설계 . 고속Virtex-7 UltraScale FPGA적용 . 고속HIB/DIF인터페이스 모듈 설계
. PC S/W인터페이스 모듈 설계 및 시스템configuration기능 제공 . FPGA디버깅 모듈 기능 제공
. 시스템 통합 제어를 위한 I2C인터페이스 기능 제공 - 송신부FPGA 플랫폼 보드 제작
. 크기(370mm X 240mm X 2T),재질(FR-4)
. HIB 인터페이스: 11.2Gbps X 10채널 데이터 송수신 . DIF인터페이스: 12.375Gbps X 30채널 데이터 송수신
시작품 건1
기술문서3건 100%
. Firefly케이블 및Bullseye케이블을 이용한 대용량 고속 데이터 전송
4. Coherent OFDM DSP 정합 광송수신부 개발
- 광송수신부 제작
. 광송신부는 4개의 DAC과의 인터페이스를 위하여 4채널 driver
및 를 사용하여 구성
amplifier dual-polarization(DP)-IQ modulator
. DP-IQ modulator의 바이어스 제어부 및 광원으로 사용되는ITLA의 제 어 구현
. Coherent 광수신을 위하여, polarization-diversity coherent receiver를 사용하여 광수신부 구현
- 광송수신부 기능 시험
. 송신 DSP 알고리즘을 이용하여 생성된 OFDM 신호를 AWG를 이용하여 광송신부의 입력으로 사용
. DP-IQ Modulator의 바이어스 제어부 구현
. 광수신부에서 수신된 신호를 획득 후 수신, DSP 알고리즘을 이 용하여 off-line 분석 확인
. Coherent OFDM DSP 시뮬레이터와 연동하여 정상 수신 데이 터 확인
논문 SCI편 제출 국내특허 11 건
국내학회논문 건1 시작품 건1
기술문서2건
100%
5. Coherent OFDM DSP 송신부 DAC 정합고속인터페 이스 개발 및 시험
- 송신부 DAC 정합 고속 인터페이스 구조 설계 . Coherent OFDM 데이터 수신 및 동기 로직 설계
. Coherent OFDM 데이터와 DAC 간 데이터 흐름 제어 로직 설 계
. 오프라인 및 디버깅을 위한 신호 생성 로직 설계
. 제어 및 매니지먼트 로직 운용( S/W간 인터페이스 설계) - 송신부DAC 정합 고속 인터페이스 기능 시험
. Coherent OFDM 데이터 수신 및 동기 로직
. Coherent OFDM 데이터와 DAC 간 데이터 흐름 제어 로직 . DAC 출력 데이터 동기 로직 및 송신 로직
. 오프라인 및 디버깅을 위한 신호 생성 로직
. 제어 및 매니지먼트 로직 운용( S/W간 인터페이스) . EVM(Error Vector Magnitude) : 21 dB
국내특허 1 건프로그램 1 건기술문서 8 건
100%
6. Coherent OFDM송신부 호스트 정합 고속인터페 이스 개발 및 시험
- 송신부 호스트 정합 고속 인터페이스 구조 설계 . 호스트 정합 보드의 구조 설계
. 송신부 FPGA 플랫폼 호스트 정합 인터페이스 설계 - 송신부 호스트 정합 고속 인터페이스 구현
. Virtex UltraScale FPGA의 MGT를 이용한 고속 인터페이스 구현
HDL
. 송신부 FPGA 플랫폼 호스트 정합 인터페이스 HDL 시뮬레이 션
. 송신부 호스트 정합 보드 제작
- 송신부 호스트 정합 고속 인터페이스 기능시험
. 고속 MGT의 11.2Gbps X 10채널 데이터 송수신 기능 시험 및 채널 데이터 송수신 기능 시험
12.375Gbps X 30
. 저전력 PSoC을 이용한 SerDes 칩 및 클럭 모듈의 MDIO 및 제어 시험
I2C
. 28Gbps X 4채널 수신 및 11.2Gbps X 10채널 데이터 송수신 시험
. 호스트 정합 보드의 Local 및 Remote 루프백 모드 시험 . 호스트 정합 고속 인터페이스의 주요 기능 시험
. 호스트 정합 및 FPGA 플랫폼 인터페이스 연동 시험
기술문서 건 6 시작품1건 프로그램1
100%
7. Coherent OFDM오프라인
- 송신부 알고리즘 신호 생성 코드 개발
. Coherent OFDM DSP 시뮬레이터로부터 DP Coherent OFDM 신호 생성
국내특허 건
기술문서1 100%
주요 성과 2.2
계획 대비 실적 2.2.1
구분
특허 논문
S/W 시제 품
기술문 출원 서
국내 국외 ( / )
등록 국내 국외 ( / )
계 국내 국외 ( / )
SCI(E) 국내 국외 ( / )
비SCI 국내 국외 ( / )
계 국내 국외 ( / )
계획 건( ) 3/0 / 3/0 /2 1/1 1/3 2 1 10
실적 건( ) 2/ / 2/ /1 2/1 2/2 5 3 41
제출완료 4/2 / 4/2 /1 2/1 2/2 2
성능시험
. 생성된 신호로부터 개의4 30 GS/s 6-bits DAC에 적합한 신호 생성 작업
. 송신부 알고리즘 신호 생성 구조 도출 . 송신부 알고리즘 신호 생성 FPGA 구현 - 수신부 알고리즘 성능시험
. 개발된 Coherent OFDM DSP 알고리즘을 실구현과 연동하여 적합성 검증 시험
. Simulator와 연동된 시험환경 구성
. Electrical B2B시험: EVM ~ 21 dB, 16-QAM수신 복원 확인 및 요구 성능 만족
오프라인 100km 광전송 시험: BER~ 10-3, EVM ~ 17 dB 이하, 수신 복원 확인 및 요구 성능 만족
16-QAM
건 1
8. 10 GSPS급 초고속디지털 아날/ 로그 변환기 개발
- ADC 구조 설계
. Time-Interleaved 방식의 Subrange ADC 구조 . Time-domain offset calibration 기법 개발 - 초고속ADC 회로설계
. ADC 회로 설계 성능비교
. 45 dB 이상의 spurious free 동적 대역 확보 . 6.5 bit 이상의 Effective Number of Bit 확보 - 초고속DAC상위 구조연구
. 초고속 DAC에 적합한 구조 선택을 위한 조사 선행논문 초고( , 속상용 DAC 칩 등)
. 초고속 DAC 구조에서 요구되는 기술 조사 . 초고속 DAC 검토 구조
논문 SCI
편 게재 국내특허1
건 기술문서1
건 3
100%
9. Coherent 관련 OFDM표준 동향 및 기고서 분석
- 100 Gbps급 Coherent OFDM 관련 표준 동향 분석
. 광가입자망 기술은 40 Gb/s 이상의 광대역 데이터를 가입자망 에서 전송 표준 추진
. 광 채널당 100 Gb/s 신호를 전송하는 OTU4 기술이 현재 상 용화 되었으며 이후광전송 용량 확장을 위한 초고속 광전송, 기술 표준화 진행
기술문서1건 100%
3 연구개발 세부 내용
○ 주요 개발 내용
100G Coherent/OFDM DSP 개발 형상도 아래 그림 참조용 ( ) - 3.1. Coherent OFDM 알고리즘 개발
- 3.2. Coherent OFDM DSP 송신부 HDL 개발
- 3.3. Coherent OFDM DSP 송신부 FPGA 플랫폼 보드 개발 - 3.4. Coherent OFDM DSP 정합 광송수신부 개발
- 3.5. Coherent OFDM DSP 송신부 DAC 정합 고속인터페이스 개발 및 시험 - 3.6. Coherent OFDM 송신부 호스트 정합 고속 인터페이스 개발 및 시험 - 3.7. Coherent OFDM 오프라인 성능시험
- 3.8. GSPS급 초고속 디지털 아날로그 변환기 개발/ - 3.9. Coherent OFDM 관련 표준 동향 및 기고서 분석
[100G Coherent/OFDM DSP 개발 형상도]용
알고리즘 [Coherent OFDM ]
알고리즘 개발 3.1. Coherent OFDM
3.1.1. 알고리즘 개발
○ 주요 내용
OFDM Frame 설계
는 샘플의 으로 구성
- IFFT size 256, 32 guard interval (GI), 4 training symbol, 54 data symbol
- 180 Subcarrier for Data Transmission, 8 subcarrier for Pilot, 1 unused dc carrier, 67 Guard(Null) 구조
subcarrier
- 1 Frame은 54 OFDM symbols 및 4 Training Symbol로 구성
광정송 시스템 구조
[Coherent OFDM Frame ]
- Logical Frame 및 Physical Frame의 Matching을 위한 Code Block 구조 설계
구조의
[Logical & Physical Frame Matching]
Training symbol (TS) 설계
개의 를 이용하여 및
- 2 TS Frame synchronization Frequency offset estimation
개의 를 이용하여 및
- 2 TS Dual-polarization demultiplexing channel estimation
송신부 DSP 알고리즘 주요 기능
삽입 삽입 등을 거쳐 송신부 신
- 16QAM mapping, IFFT, GI , TS , pre-emphasis, clipping OFDM 호를 생성
- DAC 주파수특성 왜곡 보상용 pre-compensation 기능
수신부 DSP 알고리즘 개발
제거 후 를 거침 - Frame synchronization, frequency offset estimation, GI FFT .
및 후 하여 신호 복구
- Channel estimation common phase estimation demapping 16QAM
신호를 하여 및 분석
- 16QAM decision BER EVM
항목 목표 spec 항목 목표 spec
색분산 2000 ps/nm Quantization
bits 6 bits
(DAC/ADC) PMD 10 ps Target Line
Rate 135 Gbps CFO +/- 175 MHz Uncoded BER 10-3
@SNR = 26 dB Phase
noise 100 Khz Coded BER 10-12 알고리즘 주요 성능 목표
[Coherent OFDM DSP ]
구조 [Coherent OFDM Frame ]
의 주요 특징 및 설계
[Coherent OFDM Frame parameters]
단위 value
Sample Rate GS/s 30
Tsample nsec 0.03333333
FFT size pt 256
useful symbol duration nsec 8.5333333
CP Ratio 0.125
Number of CP samples sample 32 Duration of OFDM symbol nsec 9.6
Subcarrier spacing MHz 117.1875
QAM Bit/sym
bol 4 (16-QAM) Number of short training symbol
(Time synchronization and CFO) 2 Number of long training symbol
(Polarization demultiplexing and channel estimation)
2 Number of symbol in a frame 54
Number of Data subcarrier 180 Number of DC subcarrier 1 Number of Pilot subcarrier 8 Number of Null subcarrier 67
100Gbps Client 데이터의 에너지 분산을 위한 Scrambler/De-Scrambler 알고리즘 개발
시스템 기반의 직교 병렬 시스템 각 병렬
- Scrambling/Descrambling : Gold-Sequence 4 Lane ( 별 서로 다른 초기값을 가지는 혼화기 시스템
Lane )
기반 직교병렬 혼화기 시스템
[Goldsequence 4Lane ]
- Blind Detection 기반 실시간 Rate Matching 송수신 System 알고리즘 개발 (Rate
을 위한 송수신단간 없이 으로 실시간 동작
Re-Matching signalling blind detection )
기반 실시간 송수신 시스템
[Blind Detection Rate Matching ]
100Gbps 오류정정 시스템 부호기 복호기 알고리즘 개발/
기반 오류정정 부호기 및 복호기 시스템 파라미터 설계 - LDPC
ü QC-LDPC, (1620, 1944), 부호율=5/6, Sub-Matrix Z=81
신호 에너지 쏠림 방지 위한 알고리즘
- Client Block Interleaver & De-Interleaver
연접 부호의 알고리즘 개발 및 성능 분석 최신 오류정정 시
- BCH-LDPC, RS-LDPC, LDPC-LDPC (
스템의 Area, 성능 광채널 정합성 등을 고려하여 성능 검증 후, RS-LDPC 연접 시스템 선택)
용 오류정정
[100Gbps system parameter]
세대 오류정정 시스템의 비교
[3 ]
-2 0 2 4 6 8 10 12 14 16 18
10-14 10-12 10-10 10-8 10-6 10-4 10-2
100 BER Vs EbNo Curve for Gray Coded QAM-16 in AWGN
EnbNo (dB)
Theory Uncoded OTRX RS
오류정정 시스템 성능
[LDPC ]
○ 특징 및 우수성
111.809 Gbps의 OTU4 신호를 payload로 하여 송수신 가능하도록 설계하여 실제, OTU4 신호 전 송 가능
Dual polarization(DP)-OFDM 광전송에 적합한 송수신 알고리즘 개발 적용
Training 심벌 기반의 심벌 주파수 동기 구조/
Parameter Symbol Unit Value
Code Rate R - 5/6
Information Length per Codeblock K bit 1620
Code word Length per Codeblock N bit 1944
Squared Id. Mat. ZxZ Z2 - 81x81
Parity Check Matrix H - 본문 장 참조5
Punturing Pattern P - N/A
Scrambler Polynomial Gsc - x31+x30+x10+1 (32bits)
Intra Interleaver PIB - 32x60.75
Modulation Type & Order M - 16-QAM
Input Uncoded BER BERin - 10-3@SNR=24dB
Output Decoded BER BERout - 10-12@SNR=24dB
Long Training 심벌 기반의 MIMO Detection 구조
In-band aliasing을 줄이기 위한 ~1.4 over-sampling 구조
Pilot 기반의 위상잡음 채널추정 구조/
RS-LDPC 연접부호의 채택을 통해 20db 이하의 영역에서 Quasi-Error Free 가능성 확인 및 전송 가능 확인
100km
오류정정 시스템의 4 Lane 직교 병렬 구조를 통해 100Gbps용 OTU.4 Frame 구조와 호환되면서 도 하드웨어 설계의 성능과 면적을 최적화
기존 광전송 시스템과 OFDM 시스템간의 전송율 차이 극복하고 실시간적 상호 연동 가능한 Rate 시스템 개발
Matching
Rate Matching을 위한 송수신단간 별도의 Signalling 없이 Blind Detection을 통한 Rate Matching 시스템 개발
결과물
○
기술 문서 건7
3.1.2. 부동소수점 시뮬레이터 개발
○ 주요 내용
광선로 및 광송수신 채널 모델링
및 광송신기 광수신기 모델링 및 시뮬레이터에 적용 - DAC, ADC ,
광전송로를 모델링하여 색분산 및 편광모드 분산 등의 영향 분석이 가능하도록 함 -
를 고려한 및 레이저 선폭에 의한 에 의한 영향 적용
- ASE noise AWGN phase noise
광전송 의 블록 다이어그램 [Coherent OFDM simulator ]
부동소수점 시뮬레이터 개발
송신부 광 채널 수신부 를 통합한 부동소수점 시뮬레이터 개발
- DSP, , DSP
개발된 송신 및 수신 알고리즘 적용
- Coherent OFDM DSP
다양한 및 등에 대한 영향을 분석 최적의 알고리즘을 선택
- parameter noise ,
수신부에서 및 값을 측정하여 전송 성능을 예측할 수 있도록 함
- BER EVM ,
12 13 14 15 16 17 18 19 20
10-6 10-5 10-4 10-3 10-2 10-1
Theoretical curve Simulation result
에 의한 성능 변화
[AWGN ]
10 12 14 16 18 20 22 24 10-4
10-3 10-2 10-1
SNR(dB)
BER
BER as a function of SNR
DAC,ADC off
With 5 bit DAC&ADC
의 수 및 의 변화에 따른 성능 변화
[DAC, ADC bit PAPR ]
10 12 14 16 18 20 22 24
10-4 10-3 10-2 10-1
SNR(dB)
BER
BER as a function of SNR
BTB
CD only
CD + NL
광전송로의 색분산 및 비선형효과 에 의한 성능 변화
[ (CD) (NL) ]
10 12 14 16 18 20 22 24
10-4 10-3 10-2 10-1
SNR(dB)
BER
BER as a function of SNR
No impairment
+ Quantization noise
++ CFO, Jitter, phase noise +++ CD and nonlinearity
모든 를 포함하였을 때의 성능 변화
[ noise ]
오류정정 시스템의 부동소수점 시뮬레이터 개발 및 송수신 성능 시뮬레이션 -
ü 송신부호기 및 수신복호기 시뮬레이터 개발
ü 최적 부호코드 확인을 위한 BCH, RS, LDPC 부호기의 조합 성능 검증 시험
ü RS-LDPC 연접부호를 사용한 OTRX 시스템의 BER<10-9 성능 검증
오류정정 시스템의 부동소수점 시뮬레이터 성능 결과
[100Gbps ]
오류정정 및 물리계층 시스템의 통합
- OFDM
ü 오류정정 시스템 및 OFDM 물리계층 시뮬레이터의 통합 및 성능 시험
송수신 시스템 성능 측정 결과
[100Gbps Coherent OFDM ]
ü 다양한 광 채널 시나리오에 따른 시뮬레이션 및 오류 양상 Profiling
광 채널 및 시간에 따른 오류 양상
[ Profiling]
부동소수점 simulation 성능 분석 및 특징 - Simulation 조건
ü DAC/ADC Quantization Noise : ENOB = 5 bits ü Carrier Frequency Offset (CFO) : 175 MHz ü 광선로 색분산 : 100 km (2ns/nm/km) ü Phase noise : laser linewidth = 100 KHz ü jitter : 0.5 ps (peak-to-peak
성능 채널 코딩 제외한 블록
- Uncoded BER ( )
ü BER < 10-3@SNR=18 dB 으로 과제요구 spec. 만족 ü 장애요소 없을 때 대비 약 6dB의 SNR penalty ü Pilot-based Phase noise 보상 기능
성능 채널 코딩 포함한 블록
- Coded BER ( )
ü BER < 10-12@SNR=18 dB 으로 과제요구 spec. 만족 ü NET Coding Gain > 7 dB@(BER=10-9, AWGN)
○ 특징 및 우수성
DP-OFDM 송수신 알고리즘 및 광 채널을 모델링하여 simulator에 적용.
Simulator의 개발로 다양한 광채널 환경에서의 OFDM 시스템 전송 성능 분석 가능
송수신 알고리즘 성능 확인 및 알고리즘 비교 가능
100G Coherent OFDM/DSP 송수신 시스템 오류정정 및 물리계층 통합 시뮬레이터
물리계층(Uncoded BER), 오류정정 시스템의 동시 성능측정( (BER) 환경
매 Frame별 채널 상황에 따른 오류의 시간별(Frame )별 오류분포 Profiling 환경
결과물
○
프로그램 건1
기술 문서 건3
3.1.3. 고정소수점 시뮬레이터 개발
○ 주요 내용
개발된 부동소수점 시뮬레이터를 이용하고 fixed point designer를 활용하여 고정소수점 시뮬레 이터 개발
각 block의 입출력 및 변수들의 bit width 선정
부동소수점 성능에 비하여 BER 10-3에서 SNR penalty 1dB 이하의 수신 성능을 만족함
의 경우 부동소수점과 고정소수점 시뮬레이션의 성능 비교
[AWGN , ]
모든 를 고려한 경우 부동소수점과 고정소수점 시뮬레이션의 성능 비교
[ noise , ]
오류정정 부호기 송신 에 대한 송신단( ) HW와 bit-accurate 수준의 Fixed-point 모델 시뮬레이터를 개발하고 기존 Floating-point 시뮬레이터의 성능 결과와 비교를 통해 성능을 검증
기능 블록별 양자화 레벨에 따른 BER 성능 측정을 통해 요구성능을 만족하는 하드웨어 면적의 최적화 달성 (FFT bit-width=12bit, Symbol=8bit, DAC=6bit)
에 따른 코드의 성능 [Clipping Ratio HDL BER ]
의 비트 폭에 따른 코드의 성능
[Mapper HDL BER ]
의 비트 폭에 따른 코드의 성능
[FFT HDL BER ]
송신단의 OFDM 물리계층에 대한 HW bit-accurate 수준의 Fixed-point 모델을 개발하고 기존 모델과의 성능 차이가 이내임을 고정 소수점 시뮬레이터를 통해 검증함 Floating-point 0.1dB
송신단 고정소수점 모델의 성능 검증 결과
[OFDM PHY OFDM ]
송신단의 오류정정 시스템 및 OFDM 물리계층에 대한 고정 소수점 모델을 통합하고 시뮬레이션 검증을 통해 검증을 완료
송신 및 수신단 각각의 부동소수점 고정소수점 조합에 따른 성능 시뮬레이션에서 성능 결과가
- ,
오류정정 시스템 및 OFDM 물리계층 각각의 시뮬레이션 결과와 동일함을 검증함
고정소수점 및 부동소수점 시뮬레이터의 성능 검증 시뮬레이션
[ ]
하드웨어와 bit-accurate 한 고정소수점 시뮬레이터 개발 통해 송신단 하드웨어의 Function
을 위한 모델로 활용
Verification Golden Reference
○ 특징 및 우수성
부동소수점 시뮬레이터를 활용하여 빠른 시간 내에 고정소수점 시뮬레이터 개발
C code를 이용한 fixed point designer를 활용하여 기존 부동소수점 시뮬레이터와 비슷할 정도로, 실행 속도가 빠름
송신단의 하드웨어 설계와 bit-accurate 모델로서 하드웨어 검증 및 설계를 위한 Golden 가능
Reference
다양한 하드웨어 설계 파라미터에 대한 성능 검증을 위한 Parameter Set의 Configurable 시뮬레 이터
잡음 및 광소자 광선로의 장애요소를 포함한 경우에서 고정 소수점 처리로/ SNR손실이 1dB(@ BER = 10-3)이하의 고정 소수점 시뮬레이터를 개발하여 실 구현에 따른 손실 최소화
결과물
○
프로그램 건2
기술 문서 건3
송신부 [Coherent OFDM DSP HDL]
송신부 개발
3.2. Coherent OFDM DSP HDL 3.2.1 송신부 HDL 코드 구현
송신부 전체 블록도 [100Gbps Coherent OFDM DSP HDL ]
○ 주요 내용
4 Lane 병렬 구조 기반의 오류정정 시스템 구조 설계 및 HDL 코드 구현 실시간 전송율 정합기 스크램블러 부호기 인터리버 버퍼
- , , LDPC , , QAM
오류정정 송신 시스템 블록도
[ HDL ]
Fully Parallel 구조의 OFDM 물리계층 시스템의 구조 설계 및 HDL 구현
변조부 개발
- 16-QAM HDL
- Parallel 16-QAM Mapper HDL 코드 개발
및 개발
- Resource mapper Pre-emphasis HDL
전 병렬 구조를 갖는 포인트 코드 개발
- (Fully parallel) 256- FFT HDL 및 이득 제어 동작을 위한 코드 개발
- Clipping HDL
뮬리계층 송신부의 블록도
[OFDM ]
Bit-reversed Re-ordering Group Re-ordering
………
FFT input FFT output
Complex multipliers for inter-stage
+
- + + + + + + +
- - - - - - - +
+ + + + - - - -
+ + + - - - - x x x x x x x x x +
+ + - - + + - -
+ - - + + - - +
+ - + - + - + -
- + - + - + -
-j
-j
-j
-j
-j -j -j -j 16 /
) 2
(k e k W =-p
W(2) W(4) W(6)
W(1) W(2) W(3)
W(3) W(6) W(9)
포인트 프로세서 구조
[256- FFT ]
○ 특징 및 우수성
OTU4 전송률 지원이 가능한 Coherent OFDM 송신 DSP 구현
Optional Pipeline Stage를 통한 100Gbps 이상 적용 가능한 LDPC 부호기
고정소수점 상위 모델과 bit-accurate 수준의 HDL 코드
부동소수점 성능과 동일한 수준의 HDL 하드웨어 코드 성능
기능 블록별 양자화 레벨에 따른 BER 성능 측정을 통해 하드웨어 면적 최적화
IP-reuse 및 설계 변경 적용 용이성을 위한 parameterized HDL 설계
외부 호스트 연동(I2C)한 주요 파라미터의 가변적 구조
결과물
○
국내특허 건 출원 국제특허 건 출원 진행 중2 ( ), 2 ( ))
국내학회 논문 편 국제학회 논문 편 투고2 , 1 ( )
기술 문서 건4
송신부 시뮬레이터 개발 3.2.2 HDL
○ 주요 내용
고정소수점 모델과 bit-accurate 검증을 위한 HDL 시뮬레이터 개발
물리계층 오류정정 시스템 및 통합 송신 시스템의 단계별 검증 시뮬레이터
- OFDM , HDL
고정소수점 모델로 부터 HDL 시뮬레이터 입력 데이터 추출 및 HDL 시뮬레이터 생성 데이터의 상위 모델 데이터와의 검증
송신부 시뮬레이터 블럭도
[ HDL ]
Multi Frame 데이터에 대한 고정소수점모델 및 HDL 시뮬레이터의 bit-accuracy 검증 완료
송신부의 블럭용 시뮬레이터 검증 비교 결과
[ IT HDL ]
기존 광전송 시스템과 OFDM 물리계층의 시스템 정합 검증을 위한 실시간 Rate Matching 검증 시뮬레이터 개발
sc_main.cpp
goldenCheck.dat goldenCheck.dat
goldenDrive.dat
Mat Lab RTL
MATLAB-RTL MATLAB-RTL
golden Data
multiBlockDesign blockDesign
blockTdd.vhd*
dutBlock.vhd
* clock based real time tester
blockDesign
blockTdd.vhd*
dutBlock.vhd
multiBlockVerificationSystem
dutDriver.cpp dutChecker.cpp *
dutBlockTypeCast.h
dutMultiBlockTypeCast.vhd (External Name)
dutChecker.cpp *
* clock based real time checker VHDL-2008
의 실시간 검증을 위한 시뮬레이터 환경
[SRM ]
○ 특징 및 우수성
계층별 시뮬레이터 개발 및 검증 (OFDM물리계층 > 오류정정 시스템 > 통합 송신부 시뮬레이터) 을 통해 빠르고 신뢰성 있는 HDL 시뮬레이터 개발
고정소수점 알고리즘 시뮬레이터와 bit-by-bit accurate HDL 시뮬레이터
TDD(Test Drive Design) 방식을 채택하여 설계 블록 내부에 삽입된 테스트 블록을 통해 클럭 기 반으로 시뮬레이션과 검증을 동시 수행
결과물
○
프로그램 건2
송신부 플랫폼 보드 [Coherent OFDM DSP FPGA ] 3.3 Coherent OFDM DSP 송신부 FPGA 플랫폼 보드 개발
송신부 플랫폼 보드 설계 3.3.1 FPGA
○ 주요 내용
보드 구성 고속: UltraScale FPGA, 고속 HIF/DIF 인터페이스 모듈 클럭 모듈, , PC S/W 인터페이스 모듈, FPGA configuration 모듈, FPGA 디버깅 모듈 등
고속 UltraScale FPGA 설계: Xilinx의 Virtex7 UltraScale (XCVU190-2FLGA2577) 적용 최대, 60개의
최대 및 개의 최대 를 제공
GTH( line rate: 16.375Gb/s) 60 GTY( line rate: 28.21Gb/s)
고속 HIB/DIF 인터페이스 모듈 설계: HIB 인터페이스 모듈은 11.2Gbps X 10채널를 Firefly 케이블 을 이용하여 송수신, DIF 인터페이스 모듈은 30채널 X 12.375Gbps의 고속 신호를 Bullseye 케이 블을 이용하여 송수신, FMC 케이블을 이용한 Reset, I2C, GPIO의 Digital 신호 송수신
PC S/W 인터페이스 모듈 설계: USB to I2C 변환 칩을 이용한 TPB, HIB, DIF 등의 시스템 기능 제공
configuration
FPGA configuration 모듈 설계: JTAG 포트를 통한 FPGA 프로그램 및 디버깅 기능 제공
FPGA 디버깅 모듈 설계 외부: Logic Analyzer 및 USB to UART를 이용한 PC Terminal 디버깅 기 능 제공
구조 설계도 [CooD-TPB ]
○ 특징 및 우수성
최신 고속 Virtex UltraScale FPGA 적용 및 고속 신호선(11.2Gbps X 10채널 및 12.375Gbps X 30 채널 제공)
호스트 연결 커넥터 면적을 최소화하기 위한 Firefly 커넥터 지원 설계
총 60개의 SMA 커넥터 연결로 인한 연결 복잡도 및 면적 최소화를 위한 Bullseye 커넥터 지원 설계
시스템 통합 제어를 위한 I2C 인터페이스 제공
192개의 Logic Analyzer 디버깅용 I/O와 32개의 GPIO를 비롯한 다수의 디버깅용 사용자 인터페 이스가 지원되어 개발의 편의성 제공
○ 결과물
기술 문서 건2
송신부 플랫폼 보드 제작 3.3.2 FPGA
○ 주요 내용
TPB 보드 제작 크기: (370mmX240mmX1.6T), 재질 (FR-4), PCB Layer (18 )층
11.2Gbps X 10채널 데이터 수신, 12.375Gbps X 30채널 데이터 송신
Firefly 커넥터 및 Bullseye 커넥터를 이용한 대용량 고속 데이터 신호 전송
최대 16Gbps의 Line Rate을 고려한 PCB 설계
MGT 데이터 신호의 그룹 간 Routing Length Matching 설계
차동 신호간의 Line 별 Impedance Matching 설계
주요기능 시험 확인
- Bulls-eye cable을 연결하여 13 Gbps 동작 시험 확인
을 연결하여 동작 시험 확인
- Firefly cable 15 Gbps - 전원부 동작 확인
- Configuration/USB-I2C 동작 확인 - Processor 인터페이스 동작 확인
도면 [CooD-TPB Artwork ]
보드 실물 사진
[CooD-TPB ]
○ 특징 및 우수성
총 60채널을 지원하는 Bullseye 커넥터 PCB 제작 기술 획득
10채널 X 11.2Gbps 전송을 위한 Firefly 커넥터 연결 PCB 제작 기술 획득
15Gbps 데이터 전송을 지원하기 위한 초고속 PCB Artwork 기술 획득
고속 데이터 및 클럭 신호의 라인 임피던스 매칭
결과물
○
기술 문서 건1
시작품 건1 (CooD-TPB 보드)
정합 광송수신부 [Coherent OFDM DSP ]
정합 광송수신부 개발 3.4 Coherent OFDM DSP
3.4.1 광송수신부 제작
○ 주요 내용
광송신부는 4개의 DAC과의 인터페이스를 위하여 4채널 driver amplifier 및 를 사용하여 구성 및 설계
dual-polarization(DP)-IQ modulator
DP-IQ modulator의 바이어스 제어부 및 광원으로 사용되는 ITLA의 제어부 설계
Coherent 광수신을 위하여, polarization-diversity coherent receiver를 수신부에 사용
Micro-controller Driver Amplifier
ITLA
DP-IQ Modulator From
CooD-DAC Optical
output signal
Bias control
& monitor ITLA control
& monitor Driver control
& monitor
+12V Serial interface
4x 4x
광송신부의 구성 [Coherent OFDM ]
광송신부의 배치 및 구조물 설계
[Coherent OFDM ]
Driver Amplifier
Modulator
전원 +12V
RS-232 Interface
ITLA
광송신부 시작품 [Coherent OFDM ]
광 수신부에서 수신된 신호 고속 Osciloscope로 데이터 획득 - 4-channel, 50 GS/s Oscilloscope 사용
- PC에서 VXI(Virtural Component Interface)를 연결하여 PC에서 Oscilloscope 제어 및
데이터 획득
90o
Optical hybrid Balanced PD
수신 ADC
전원
광수신부 [Coherent OFDM ]
○ 특징 및 우수성
Dual Polarization(DP) OFDM 신호를 송수신할 수 있는 구조의 광송수신부 개발
4개의 30GS/s DAC 출력과 인터페이스 될 수 있도록 구성하여, 100Gbps급 신호 송수신 가능
결과물
○
국내학회 논문 편1
기술 문서 건2
광송수신부 기능 시험 3.4.2
○ 주요 내용
2개의 AWG (Arbitray Waveform Generator) 장비 이용, Coherent DP-OFDM 신호 발생 - 송신 DSP 알고리즘 신호의 AWG 생성용으로 전환
채널 생성 장비 (AWG : 12 GS/s, 4 ) - 두 대의 AWG 동기화 작업
- Dual-Polarization Coherent OFDM 신호발생
DP-IQ Modulator의 바이어스 제어부 구현
- Coherent 광변조기의 특성에 맞는 바이어스 전압 설정
광수신부에서 수신된 신호를 획득 후 수신, DSP 알고리즘을 이용하여 off-line 분석 확인 - 4-채널., 50 GS/s Oscilloscope 사용
- PC에서 VXI (Virtural Component Interface) 연결하여 에서PC Oscilloscope 제어 및 데 이터 획득
Coherent OFDM DSP 시뮬레이터와 연동하여 정상 수신 데이터 확인
AWG 장비 AWG 장비
DriverAmplifier Modulator
전원+12V RS-232Interface ITLA
(제어 SW/Simulator)PC
Fiber
광 송수신 기능 시험 구성도
[ ]
PD 출력 모니터링
Modulator 바이어스제어
ITLA 제어
Driver Amplifier 전압
Modulator 바이어스 전압
광송신부 제어를 위한 [Coherent OFDM GUI]
○ 특징 및 우수성
DP-IQ Modulator의 바이어스 제어 관련 특허 제출
GUI를 이용하여 상태 정보 확인 및 제어가 용이함
결과물
○
SCI 논문 편 제출1
국내특허 건 출원 진행 중1 ( )
시작품 건1 (CooD-OMM 보드)
송신부 정합 고속인터페이스
[Coherent OFDM DSP DAC ]
송신부 정합 고속인터페이스 개발 및 시험 3.5 Coherent OFDM DSP DAC
3.5.1 송신부 DAC 정합 고속 인터페이스 구조 설계
○ 주요 내용
Coherent OFDM 데이터 수신 및 동기 로직
데이터 수신 - 12.375 Gbps x 30 Lane
데이터 전환 - Serial-to-Parallel
복호화 - 64B/66B
수신된 각 의 딜레이 계산 및 데이터 동기화
- Lane
Coherent OFDM 데이터와 DAC 간 데이터 흐름 제어 로직
입출력 데이터 간 전송률 변환 에서
- : 12.375 Gbps x 30 Lane 7.5 Gbps x 48 Lane - 이종 주파수 간 데이터 완충 로직
- DAC 입력 위치에 따른 출력 데이터 재조합 로직
DAC 출력 데이터 동기 로직 및 송신 로직
- DAC로 출력되는 48 Lane 데이터 신호 간 동기화 ü 출력 신호 Muxing 및 PRBS 신호 생성
- 이중 DAC 동기 로직
ü 생성 신호 bit-shifter / 각 Channel bit-shifter
- DAC 샘플 주파수 (30GHz) 레벨의 미세 동기 조정 로직 (-66 ~ +66 ps : 33ps 단위) - Parallel-to-Serial 데이터 전환
- 7.5 Gbps x 48Lane 데이터 송신
오프라인 및 디버깅을 위한 신호 생성 로직
신호 신호 신호 생성 로직
- Dual Polarization Coherent OFDM / Cosine / Pulse (ROM) - User Data 신호 생성 로직 (RAM / USB)
- 출력 신호 Muxing 로직
제어 및 매니지먼트 로직 운용( S/W간 인터페이스) - I2C를 이용한 DAC 제어 로직
ü I2C를 이용한 DAC 상태 정보 획득 및 매니지먼트 기능
정합 초고속 인터페이스 구조도
[DAC ]
○ 특징 및 우수성
30 GS/s DAC 간 동기 로직 기술
초고속 DAC 운용 기술
초고속 데이터 동기 기술
결과물
○
국내특허 출원 건 출원 진행 중1 ( )
기술문서 건7
프로그램 건1
송신부 정합 고속 인터페이스 기능 시험 3.5.2 DAC
○ 주요 내용
Coherent OFDM 데이터 수신 및 동기 로직
- Cosine 데이터를 이용한 Loop-back 및 시뮬레이션
Coherent OFDM 데이터와 DAC 간 데이터 흐름 제어 로직 - Cosine 데이터를 이용한 시뮬레이션
- 구성된 시험 환경을 이용한 데이터 출력 및 확인
채널 데이터 인터페이스 기능 시험 구성
[2 OFDM ]
DAC 출력 데이터 동기 로직 및 송신 로직
- PRBS 신호를 이용한 DAC 정합 고속 인터페이스 모듈과 DAC 간 동기 확인 (SW) - Pulse 신호를 이용한 DAC 출력 신호 간 동기 확인 (Oscilloscope)
- Cosine 신호를 이용한 송신 로직 동작 확인 (Oscilloscope)
오프라인 및 디버깅을 위한 신호 생성 로직
- Dual Polarization Coherent OFDM 신호 / Cosine 신호 / Pulse 신호 출력 확인 (Oscilloscope)
제어 및 매니지먼트 로직 운용( S/W간 인터페이스) - I2C를 이용한 레지스터 접속 확인 (SW)
- I2C를 이용한 DAC 레지스터 접속 및 제어 확인 (SW)
주요 성능 결과
- OFDM 프리앰블 및 심벌동기 획득 - 16-QAM 신호 복원
- EVM (Error Vector Magnitude) : 21 dB (성능목표 : 15 dB) - DAC 출력 신호 Band Width : 11 GHz
채널 데이터 인터페이스 시험 결과
[2 OFDM ]
○ 특징 및 우수성
7.5Gbps x 24 Lane DAC 정합 인터페이스 기능 확인
Coherent OFDM 신호복원 확인
결과물
○
기술 문서 건1
CooD-DAC 보드
송신부 호스트 정합 고속 인터페이스
[Coherent OFDM ]
송신부 호스트 정합 고속 인터페이스
3.6. Coherent OFDM 개발 및 시험
3.6.1 송신부 호스트 정합 고속 인터페이스 구조 설계
○ 주요 내용
호스트 정합 보드의 구조 설계
- 주요 구성 고속 호스트 인터페이스 모듈: , SerDes 칩 클럭 모듈, , PSoC 모듈, PC 인터페 이스(UART) 모듈
- 고속 호스트 인터페이스 모듈: 28Gbps X 4채널 데이터 송수신 기능 및 11.2Gbps X 10 채널 데이터 송수신 기능 개발
- SerDes 칩: 4:10 DEMUX 기능 및 10:4 MUX 기능 개발 / 루프백 시험을 위한 Local 및 루프백 모드 기능 개발
Remote
- PSoC 모듈 제어용 저전력: Processor 칩으로 SerDes 칩 및 클럭 모듈의 MDIO 및 I2C 제어 기능 개발
호스트 정합 Serdes Chip 제어MCU
클럭분배
리셋로직
호스트 정합 보드의 구조도
[ ]
송신부 FPGA 플랫폼 호스트 정합 인터페이스
- 최신 Virtex-7 UltraScale FPGA(XCVU190-FLGA2577)의 고속 Multi-Gigabit Transceiver(MGT) 기 능 설계
초고속인터페이스 트랜시버
동기용 PRBS 신호생성 및 checker
채널 데이터 Align Logic
호스트 정합 고속 인터페이스 구조도
[ ]
- 64B/66B 데이터 및 Raw 데이터에 대한 비트 동기화 및 Word Alignment 로직 설계
데이터 동기화 및 수행 알고리즘
[ Word Alignment ]
○ 특징 및 우수성
100G Ethernet 및 OTU4 표준 데이터 전송 지원
28Gbps X 4채널 데이터 송수신 및 11.2Gbps X 10채널 데이터 송수신
64B/66B 데이터 및 Raw 데이터에 대한 Data 및 Word Alignment 수행 알고리즘 개발
보드 간 고속 인터페이스 데이터 동기 기술 확보
PRBS 패턴 생성 및 검증 기능 / 루프백 시험 모드 지원 결과물
○
국내 특허 건 출원 진행 중1 ( )
기술 문서 건3
송신부 호스트 정합 고속 인터페이스 구현 3.6.2
○ 주요 내용
Virtex UltraScale FPGA의 MGT를 이용한 고속 인터페이스 HDL 구현 - 호스트 정합 고속 인터페이스: 11.2Gbps X 10채널 HDL 구현 - DIF 정합 고속 인터페이스: 12.375Gbps X 30채널 HDL구현 - 데이터 동기화 및 Word Alignment 기능 HDL 구현
송신부 FPGA 플랫폼 호스트 정합 인터페이스 HDL 시뮬레이션
- 고속 인터페이스 개별 Lane별 11.2Gbps 데이터에 대한 동기화 로직 동작 확인
- 10개의 Lane에 대한 Training Sequence를 이용한 데이터 동기화 및 데이터 정렬 동작 확인
Training (Data Sync) 구간 Word Align Training Done
송신부 호스트 정합 시뮬레이션 결과
[ HDL ]
호스트 정합 고속 인터페이스 시험 결과
[ ]
송신부 호스트 정합 보드의 주요 구성
- 고속 호스트 인터페이스 모듈: 28Gbps X 4채널, 11.2Gbps X 10채널 데이터 전송 지원 - SerDes 칩 탑재: 4:10 DEMUX 및 10:4 MUX 기능 지원
- 제어용 Processor 칩 / Clock 분배
- 초고속 인터페이스용 Firefly 커넥터 및 MXP 커넥터 탑재 - 보드 제원 크기: (175mmX90mm), PCB Layer (8 )층
송신부 호스트 정합 보드 도면
[ Artwork ]
SerDes 칩 Firefly 커넥터 FMC 커넥터
PSoC Clock
MXP 커넥터 송신부 호스트 정합 보드
[ ]
○ 특징 및 우수성
11.2Gbps X 10채널 고속 데이터 송수신 및 12.375Gbps X 30채널 고속 데이터 송수신
고속 데이터 및 클럭 신호의 라인 임피던스(50ohm/100ohm) 매칭
고속 재질(Nelco)의 PCB를 사용한 HIB 보드 제작 (VIA 홀의 HPL 공법 적용)
>25Gbps 이상 신호 전달 관련 고속 PCB 설계 기술 확보
>11Gbps 이상 전송용 Firefly 커넥터 연결 기술 확보
>25Gbps 이상 전송용 MXP 커넥터 연결 기술 확보
결과물
○
프로그램 건 등록 진행 중1 ( )
기술 문서 건1
시작품 건 호스트 정합 보드1 ( )
송신부 호스트 정합 고속 인터페이스 기능시험 3.6.3
○ 주요 내용
고속 MGT의 11.2Gbps X 10채널 데이터 송수신 기능 시험 및 12.375Gbps X 30채널 데이터 송수 신 기능 시험
저전력 PSoC을 이용한 SerDes 칩 및 클럭 모듈의 MDIO 및 I2C 제어 시험
28Gbps X 4채널 수신 및 11.2Gbps X 10채널 데이터 송수신 시험
호스트 정합 보드의 Local 및 Remote 루프백 모드 시험
호스트 정합 고속 인터페이스의 주요 기능 시험
- PRBS-31(Random Data)의 송신 데이터를 이용하여 11.2Gbps X 10채널(OTU4) 시험 - 시험 환경: Firefly Cable Loopback 연결 시험 송신( FPGA 플랫폼 호스트 인터페이스
커넥터 케이블 플랫폼 수신
-> Firefly -> Firefly -> FPGA )
- 시험 절차: Xilinx의 초고속 인터페이스 시험용 IBERT를 이용하여 송신 데이터(PRBS-31) 전송 후 수신된 데이터를 비교하여 BER을 측정함
- 시험 결과: 10개 채널에 대해 최대 13.1Gbps에서 정상 동작 확인(BER=~ 10-12)
호스트 정합 고속 인터페이스의 기능 시험 구성도
[ ]
호스트 정합 고속 인터페이스 시험 결과
[ ]
호스트 정합 및 FPGA 플랫폼 인터페이스 연동 시험
- 전송 속도 111.810Gb/s의 OTU4 데이터를 호스트 계측 장비(ONT-603)를 이용하여 송 신하여 호스트 정합 보드 및 송신부 FPGA 플랫폼의 인터페이스 연동 시험
- 시험 환경: MXP 커넥터 및 Firefly Cable 연결 후 FPGA 플랫폼 Loopback 시험 호스트( 장비(OTU4 데이터 송신) -> MXP 커넥터 및 케이블 -> 호스트 정합 보드(DEMUX 기 능) -> Firefly 커넥터 및 케이블 -> 송신 FPGA 플랫폼 호스트 인터페이스(Loopback 모 드) -> Firefly 커넥터 및 케이블 -> 호스트 정합 보드(MUX 기능) -> MXP 커넥터 및 케이블 -> 호스트 장비(OTU4 데이터 수신)
- 시험 절차 호스트 계측 장비를 이용하여: OTU4 데이터(111.810Gb/.s) 전송 후 수신된 데이터를 비교하여 인터페이스 상태 데이터 패턴 상태 및, BER을 측정함
- 시험 결과: OTU4 데이터에 대해서 정상 동작 확인(BER= ~ 10-13)
호스트 계측 장비 (OTU4)
송신 FPGA 플랫폼
호스트 정합 보드
Firefly 케이블 호스트 정합 보드
제어 (PC)
11.2GX10ch
28GX4ch
호스트 정합 및 플랫폼 인터페이스 연동 시험 구성도
[ FPGA ]
BER 측정 (~10-13) 인터페이스 상태 측정
Data Rate (111.810Gb/s, OTU4) 수신 데이터 capture
호스트 정합 및 플랫폼 인터페이스 연동 시험 결과
[ FPGA ]
○ 특징 및 우수성
최대 13.1Gbps의 데이터를 에러없이 송수신 가능 케이블 루프백 시험( )
고속 데이터 신호(28Gbps X 4채널 의) 4:10 DEMUX 기능 제공
OTU4 데이터 전송율 : 11.2Gbps X 10채널 인터페이스 기능 시험 확인 - 호스트 정합용 Firefly Cable 연결 후 인터페이스 동작 확인
OTU4 데이터 전송 후 에러 없이 송수신 가능, (FPGA 플랫폼 내부 루프백 시험) - 호스트 계측 장비와 호스트 정합 보드의 MXP Cable 연결 후 인터페이스 동작 확인 - 호스트 정합 보드와 송신부 FPGA 플랫폼의 Firefly Cable 연결 후 인터페이스 동작 확인 - 호스트 정합 보드 및 송신부 FPGA 플랫폼 인터페이스 연동 확인(OUT4 데이터 송수신)
결과물
○
기술문서 건2
오프라인 성능 [Coherent OFDM DSP ]
오프라인 성능시험 3.7. Coherent OFDM
3.7.1 송신부 알고리즘 신호 생성 코드 개발
○ 주요 내용
Coherent OFDM DSP 시뮬레이터로부터 DP Coherent OFDM 신호 생성
신호 [DP Coherent OFDM ]
생성된 신호로부터 개의4 30 GS/s 6-bits DAC에 적합한 신호 생성 작업
생성 신호 작업 및 구조에 맞게 신호 분할 작업
- normalization ROM
자동 생성 프로그램 개발을 통한 이용한 이진신호 생성
- (matlab)
생성신호
- : 160 ROMs (1 ROM = 40 bits x 522 depths)
송신부 알고리즘 신호 생성 구조 도출
에 맞게 개 구성
- X-polarization/Y-Polarization 160 ROM 인터페이스용 초고속 로직에 맞게
- DAC Serdes Serdes Mapping
설계 Fabric Logic
구조에 적합한 이진 신호 생성용 신호
[DAC DP Coherent OFDM ]
송신부 신호 생성 설명도
[ DP Coherent OFDM ]
송신부 알고리즘 신호 생성 FPGA 구현 에 신호 생성 로직
- Xilinx Virtex7-690T targeting 구현 결과
-
ü Slice LUT Utilization : 5%
ü Slice Register Utilization : 5%
ü Memory Utilization : 15%
ü 초고속 채널 : 60%
ü 클럭로직 : 34%
송신부 알고리즘 생성 구현
[ FPGA ]
○ 특징 및 우수성
이진 신호 생성 프로그램을 통한 DAC 구조에 적합한 신호 생성 - 개발 시간 단축 : 160개의 ROM table을 구성하는 시간 단축
수신부 알고리즘 성능시험 3.7.2
○ 주요 내용
개발된 Coherent OFDM DSP 알고리즘을 실구현과 연동하여 적합성 검증 시험
Simulator와 연동된 시험환경 구성
- DAC 인터페이스 보드 -> X-pol/Y-pol 연결 DAC -> 광송신기 -> 광섬유 100km -> 광수신기
고속오실로스코프 시뮬레이터
-> -> PC -> Coherent OFDM DSP
시험 데이터
송신데이터 신호
- : Dual-Polarization Coherent OFDM 파형 길이
- :
Horizontal (X-Pol) : 1 Frame = 54 OFDM symbols Vertical (Y-Pol) : 1 Frame = 54 OFDM symbols
동일한 을 연속적으로 반복하여 송신하고 수신시에 번의 신호 획득으로
- 1 Frame , 1 5 Frame
이상을 얻어 Coherent OFDM DSP 시뮬레이터에서 처리 시험절차
-
ü PRBS 이용한 DAC간 채널 또는( lane) 동기 획득 ü 펄스 신호 이용한 채널간 동기 획득
ü 신호 송수신 시험
Electrical B2B 시험 시험환경 구성 -
ü DAC 인터페이스 보드 -> X-pol/Y-pol 연결 DAC -> 고속오실로스코프 -> PC -> Coherent 시뮬레이터
OFDM DSP
오프라인 성능시험 구성 [Electrical B2B ]
시험 결과 - Electrical B2B
ü 16-QAM 신호 복원 확인
ü EVM (Error Vector Magnitude) : ~21 dB (성능목표 : 16 dB)
ü Uncoded BER : X-pol : 2.57 x 10-5 , Y-pol : 1.29 x 10-4 (성능목표 : 10-3 만족)
오프라인 성능시험 결과 [Electrical B2B ]
오프라인 100km 광전송 시험 시험환경 구성
-
ü DAC 인터페이스 보드 -> X-pol/Y-pol 연결 DAC -> 광송신기 -> 광섬유 100km ->
광수신기 -> 고속오실로스코프 -> PC -> Coherent OFDM DSP 시뮬레이터
15GHz 클럭발생기 Coherent OFDM DSP
시뮬레이터
Coherent수신부
100km 광섬유
Coherent OFDM 광송신부
100km 광섬유
전원
DAC 보드 Y-Pol용 DAC 보드 X-Pol용
오프라인 광전송 시험 구성
[ 100km ]
오프라인 광전송 시험 결과
- 100km
ü 16-QAM 신호 복원 확인 ü Pre-emphasis로 신호 성능 향상
ü EVM (Error Vector Magnitude) : 17 dB 이하 성능목표( : 16 dB)
ü Uncoded BER : X-pol : 3.96 x 10-4 , Y-pol : 1.30 x 10-3 (성능목표 : 10-3 만족)
주요정보 채널응답
위상응답 EVM 16QAM 성상도
오프라인 광전송 시험 결과
[ 100km ]
○ 특징 및 우수성
100 Gbps 용 Coherent OFDM DSP 핵심 기술 확보herent OFDM DSP 핵심기술의 실환경 적용 가능 확인
- 10-3 이하의 BER 획득
광 송수신연동 기존 선두업체
(Electrical B2B / , (ZTE) BER = 3.8x10-3 보다 우수)
100 Gbps급 Coherent OFDM 신호의 100km 광전송 시험에 성공. BER < 10-3 의 우수한 성능을 얻음.
Multiple 30 GS/s DAC 연동을 통한 초고속 인터페이스 기술 확보 결과물
○
기술 문서 건1
급 초고속 디지털 아날로그 변환기
[10 GSPS / ]
급 초고속 디지털 아날로그 변환기 개발 3.8 10 GSPS /
3.8.1 ADC 구조 설계
○ 주요 내용
Time-Interleaved 방식의 Subrange ADC 구조 - ADC 면적 최적화 및 저전력 목표 구조
- 최종 30GS/s 만족하기 위해 10GS/s 설계에서 부터 관련 면적 및 전력 고려한 구조 제안 - 저전력 compact sub-ADC 구조 개발
ü 8x interpolated flash ADC를 2-step ADC에 사용하여, reference switch의 수를 감소시켜 동 작 속도를 향상
ü Time-domain inverter-based 8x interpolation 기법을 이용하여 interpolation 인자를 기존의
배에서 배로 증가시켜 전력소모 감소 및 면적 감소 감소
2 8 , , input capacitance , offset
부담 감소 등의 효과 calibration
- Time-domain offset calibration 기법 개발
ü Sequential slope-matching offset calibration 기법 ü Interpolated ADC의 선형성 향상
블록도 [10GS/s time-interleaved ADC ]
회로도 및
[Two-rank track-and-hold timing diagram]
○ 특징 및 우수성
Two-rank 방식의 sampling network 을 사용하여 sub-channel ADC 간의 time skew error 최소화
고속 동작이 가능한 Track-and-Hold를 사용하여 2 개의 main channel 만으로 10 GS/s의 고속 설계
sampling network
저전력 compact single channel ADC 설계
고속 sampling network 설계
○ 결과물
Schematic 설계 DB, 기술 문서 건1
초고속 회로설계
3.8.2 ADC
○ 주요 내용
ADC 회로 설계 성능비교
- 기존 제안된 ADC 구조에 비해 우수한 저전력 특성 확보
45 dB 이상의 spurious free 동적 대역 확보
6.5 bit 이상의 Effective Number of Bit 확보
- 30 GS/s 에서도 유지될 경우 현재 DAC/ADC 모델링에서 5bit보다 1.5 bit 이상 확보 à 6 dB 이상의 추가 SNR 이득 예상
주요블록 전력소모분석
[ ]
초고속 회로설계 성능
[ ADC ]
○ 특징 및 우수성
고속샘플링 ADC 대비 저전력 성능 설계(~10mW)
높은 ENOB획득으로 SNR 이득확보 결과물
○
Schematic 설계 DB, 기술 문서 건1 3.8.3 초고속 DAC상위 구조연구
○ 주요 내용
초고속 DAC에 적합한 구조 선택을 위한 선행논문 조사 - 샘플율 1 GS/s ~ 5 GS/s DAC가 주를 이루고 있음
이상에서는 구조는 구조 사용
- 10 GS/s DAC Time-Interleaved (TI)
공정은 를 사용한 의 경우 최고성능 지수를 보여 줌
- SOI (Silicon-on-Insulator) DAC
초고속 DAC 구조에서 요구되는 칩 기술 조사
주요 학회에 발표된 이상의 고속 분포
[ 1GS/s DAC ]
초고속 DAC 검토 구조
와 연결 구조 초고속 선호구조
- 2-Interleaved DAC analog multiplexer ( DAC )
디지털 입력 스위칭 시 다수의 전류원간 로 인한 비선형성 차단 구조
- , switching time mismatch
출력단 아날로그 사용으로 클럭 속도를 절반으로 감소시켜 으로 인한 동적
- MUX supply ringing
선형성의 저하 완화
와 아날로그 회로
[2-Interleaved DAC multiplexer ]
결과물
○
기술 문서 건1
급 관련 표준 동향
[100 Gbps Coherent OFDM ]
급 관련 표준 동향 분석
3.9 100 Gbps Coherent OFDM
3.9.1 차세대 광역 액세스망 표준화 동향 및 기고서 분석
광가입자망 기술은 40 Gb/s 이상의 광대역 데이터를 가입자망에서 전송 표준 추진 기술의 하나인 기반 기술이 제안 될 것으로 예상
- OFDM DMT
일본 후지쯔 사에서는 년 하반기 방식의 칩 및 광트랜시버
- ㈜ 2017 DMT DSP
제품 출시 예정
광 채널당 100 Gb/s 신호를 전송하는 OTU4 기술이 현재 상용화 되었으며 이후, 광전송 용량 확장을 위한 초고속 광전송 기술 표준화 진행
기술 에서 진행
- OTN Beyond 100G : ITU-T Q11/15
이슈 리스트 작성 후 이더넷 호환성 유지를 위해 - G.709 OTN B100G , 400G
이상의 신호 장거리 전송을 위한 표준화 작업 진행 중 200 Gb/s
전달망에서의 물리계층에 대한 표준 작업은 없으나 관련 변조 방식 및
- Bit rate
에 대한 논의 (Flex Ethernet)는 진행 중
또는 단일캐리어 방식과 관계없이 시장에서의 지배력에 의해
- OFDM QAM
물리계층 트랜시버 제품 출현 예상
Flex Ethernet 변조 방식 전송율
출처
[ : IEEE 802.3 Next Generation enterprise access BASE-T Study Group]
