TSV 인터포저 기술을 이용한 3D 패키지의 방열 해석
서일웅1·이미경1·김주현2·좌성훈1,†
1서울과학기술대학교 NID 융합기술대학원, 2국민대학교 기계설계대학원
Thermal Analysis of 3D package using TSV Interposer
Il-Woong Suh1, Mi-Kyoung Lee1, Ju-Hyun Kim2 and Sung-Hoon Choa1,†
1Graduate School of NID Fusion Technology, Seoul National University of Science and Technology, 232 Gongneung-ro, Nowon-gu, Seoul 139-743, Korea
2Graduate School of Mechanical and Design, Kookmin University, 77 Jeongneung-ro, Seongbuk-gu, 136-702, Korea (2014년 6월 2일 접수: 2014년 6월 13일 수정: 2014년 6월 19일 게재확정)
초 록: 3차원 적층 패키지(3D integrated package) 에서 초소형 패키지 내에 적층되어 있는 칩들의 발열로 인한 열 신 뢰성 문제는 3차원 적층 패키지의 핵심 이슈가 되고 있다. 본 연구에서는 TSV(through-silicon-via) 기술을 이용한 3차원 적층 패키지의 열 특성을 분석하기 위하여 수치해석을 이용한 방열 해석을 수행하였다. 특히 모바일 기기에 적용하기 위 한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개 의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리 콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다. 또한 본 연구에서는 TSV 인터포저를 사용한 3D 패키지 에 대해서 메모리 칩과 로직 칩을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩 의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서도 분석하였다. 이러한 결과를 바탕으로 메모 리 칩과 로직 칩의 위치 및 배열 형태에 따른 방열의 효과를 분석하였으며, 열을 최소화하기 위한 메모리 칩과 로직 칩의 최적의 적층 방법을 제시하였다. 궁극적으로 3D TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성 및 이슈를 분석하였다. 본 연구 결과는 방열을 고려한 3D TSV 패키지의 최적 설계에 활용될 것으로 판단되며, 이를 통하여 패키지 의 방열 설계 가이드라인을 제시하고자 하였다.
Abstract: In 3-dimensional (3D) integrated package, thermal management is one of the critical issues due to the high heat flux generated by stacked multi-functional chips in miniature packages. In this study, we used numerical simulation method to analyze the thermal behaviors, and investigated the thermal issues of 3D package using TSV (through-silicon-via) technology for mobile application. The 3D integrated package consists of up to 8 TSV memory chips and one logic chip with a interposer which has regularly embedded TSVs. Thermal performances and characteristics of glass and silicon interposers were compared. Thermal characteristics of logic and memory chips are also investigated. The effects of numbers of the stacked chip, size of the interposer and TSV via on the thermal behavior of 3D package were investigated. Numerical analysis of the junction temperature, thermal resistance, and heat flux for 3D TSV package was performed under normal operating and high performance operation conditions, respectively. Based on the simulation results, we proposed an effective integration scheme of the memory and logic chips to minimize the temperature rise of the package. The results will be useful of design optimization and provide a thermal design guideline for reliable and high performance 3D TSV package.
Keywords: Through-silicon via interposer, Thermal analysis, System in package
1. 서 론
최근 전자제품의 소형화로 반도체 패키지 기술의 경향 은 경박단소, 다기능, 고집적, 저가격 및 높은 전기적 특 성을 만족시키기 위해 발전되고 있다. 특히 기존의 와이
어 본딩(wire-bonding) 형태가 아닌 TSV(through silicon via)를 이용하여 칩들을 수직으로 적층하는 3 차원 적층 (3D integration) TSV 패키지 기술이 최근 큰 관심을 얻고 있다. TSV를 이용한 3 차원 적층 패키지 기술은 전기적 손실의 감소, 칩 면적의 감소 등 다양한 장점을 갖고 있
†
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© 2014, The Korean Microelectronics and Packaging Society
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다. 반면 3 차원 적층 기술은 다양한 재료로 이루어진 복 잡한 구조로 되어 있어, 전기적, 기계적 그리고 열적 신 뢰성 문제가 발생할 가능성이 높다.1, 2) 이러한 신뢰성 문 제 이외에 TSV 기술은 생산 수율, 적층 공정에 의한 공 정의 복잡성, 적층 소자 테스트, 전력 전달, 열 관리 등 풀 어야 할 문제들이 많고3, 4), 3 차원 TSV 기술의 실용화는 아직 많은 연구 개발이 필요한 상태이다. 특히 여러 개의 칩들이 적층된 경우 열관리의 문제가 큰 이슈가 될 가능 성이 많다. 칩에서 발생된 고온의 열은 소자의 성능 및 신 뢰성을 저하시킨다. 보고된 바에 의하면 전자 소자의 파 괴의 55% 이상이 열 관련된 파괴로 알려지고 있다.5, 6) 따 라서 3 차원 TSV의 적용에 앞서, 방열 및 열관리에 대한 설계 및 예측이 우선적으로 수행되어야 한다.
3 차원 TSV 기술에서 열관리가 매우 중요한 이유는 다 음과 같다: (1) 칩의 크기가 감소하고, 다기능의 칩들이 적층됨에 따라서 칩에서 발생하는 열유속이 매우 높다 (2) 3 차원 패키지에서 단위 면적당 발생하는 총 열량은 급격히 증가한다. (3) 3 차원 적층 칩 간의 간격이 매우 적기 때문에 방열을 위한 적절한 설계가 힘들다. (4) 칩의 두께가 매우 얇기 때문에 칩의 hot-spot에서 발생하는 열 이 매우 높다. 결론적으로 이러한 높은 열은 패키지 전체 의 신뢰성에 큰 영향을 미칠 것으로 판단되며, 패키지의 열을 관리하기 위한 저가격이면서 혁신적인 기술의 개발 의 매우 필요한 실정이다. 3 차원 TSV의 열 문제는 기존 의 히트 싱크(heat sink)로는 해결이 어렵기 때문에 소자의 열 문제를 해결하기 위한 방안으로는 주로 TIM(thermal interface material)이나 히트 싱크 같은 재료 연구가 활발히 진행되고 있다.7, 8) 특히 3 차원 적층 기술의 발달로 TSV 를 이용하는 thermal via 형태나, liquid via 형태에 관한 연 구가 진행되고 있다.9, 10) Liquid cooling 시스템은 높은 열 전도율로 인해 기존의 히트 싱크의 대안으로 micro channel과 함께 많은 연구가 되어 왔다. TSV를 이용한 liquid cooling 시스템 개발은 TSV 제조, TSV 디자인 (aspect ratio, size, distribution), 배선 밀도, micro-channel 제 조, 그리고 micro-pump 제조까지 풀어야 할 과제가 아직 많이 남아있다
그러나 liquid cooling 시스템이나 micro-channel과 같은 기술은 모바일 기기용 패키지에서는 현실적으로 적용하 기 힘들다. 모바일 기기의 두께가 매우 얇고, 소자 및 패 키지의 두께도 매우 얇기 때문이다. 따라서 현재 사용되 고 있는 칩에 대한 방열의 한계를 파악하고, 최적의 설계 를 하는 것이 필요하다. 본 연구에서는 TSV 인터포저를 사용한 3 차원 패키지에 대해서 메모리 칩(memory chip) 과 로직 칩(logic chip)을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서 분석하였다. 또한 메모리 칩과 로직 칩의 위치 및 배열 형태에 따라서 방열의 효과를 분석하였다.
또한 인터포저의 종류로서 실리콘(silicon) 인터포저와 유
리(glass) 인터포저의 재질에 대한 영향도 분석하였다. 궁 극적으로 3 차원 TSV 패키지 기술을 모바일 기기에 적 용하였을 때의 열 특성을 분석하였으며, 이를 통하여 방 열 설계 가이드라인을 제시하고자 하였다.
2. 해석 모델 및 조건
본 연구에서는 3 차원 패키지의 열 특성을 분석하기 위 해 범용 해석 프로그램인 ANSYS 14.0을 이용하여 유한요 소해석을 수행하였다. 기판과 기판 위의 요소들은 8 절점 3 차원 모델로 구성된 SOLID278 요소를 사용하였다. 본 해석에서는 소자의 발열에 대한 최대온도와 온도분포의 분석이 목적이므로, 열의 흐름이 시간에 따라 더 이상 변 하지 않는 상태인 정상상태(steady state) 열 해석을 수행하 였다. 해석에 수행된 TSV를 이용한 3차원 패키지의 기본 적인 개략도는 Fig. 1에 나타내었다. Fig. 1(a)는 인터포저 위에 하나의 메모리 칩이 있는 구조이다. Fig. 1(a)의 경우 인터포저의 재질, 인터포저의 크기, 칩의 개수, TSV의 직 경에 따른 열 해석을 수행하였다. Fig. 1(b)는 로직 칩을 추 가한 구조로 일반적인 구동을 하는 normal operating과 발 열량이 높을 것이라고 예상되는 고성능 구동, 즉 high performance operating으로 구동에 따라 구분하여 인가하 는 전원(power)을 다르게 주는 조건으로 로직 칩의 위치 에 따른 해석을 수행하였다. 로직 칩의 위치 배열에 대한 예시는 Fig. 2와 같이 Type A~Type C로 분류하였다.
각 패키지의 크기는 실제 모바일 기기에 사용되고 있 는 3 차원 패키지의 치수를 참고하여 선정하였다. Table 1 은 해석에 필요한 재료 규격을 나타내고 있다. 인터포저 의 TSV는 직경(diameter) 30 µm, 간격(pitch) 450 µm로 인 터포저 내에 400개의 TSV가 있는 패키지이다. 또한, 실 리콘 칩의 TSV는 직경 10 µm, 간격 450 µm로 칩의 한 층 에 약 1800개의 TSV가 있다. Fig. 3은 본 연구에서 사용 한 TSV 구조의 FEM(finite element method) 모델을 나타 내고 있다. 본 연구에서는 재료의 크기 제원(dimension) 을 변화시키면서 열 해석을 행하였다. 각 해석 변수에 대 하여 Table 1에 대한 제원을 가지는 패키지를 기준 모델로
Fig. 1. Schematic view of the 3D package models (a) using memory chip (b) using both memory chip and logic chip.
하여 결과를 비교하였다. 유한요소해석에서 사용된 각 재 료의 물성은 기존 문헌에서 사용된 대표 값을 참고하였으
며11-14), 재료의 물성치인 열전도계수(thermal conductivity)
는 Table 2에 명시하였다.
패키지의 초기 온도와 외기 온도는 상온인 25oC로 설 정하였다. 해석을 위한 대류조건은 S. B. Cho의 논문을 참고하여14), 외부와 접촉하는 패키지 전체 표면에서 균일 하게 자연 대류를 적용하였다. 패키지 표면에 적용된 대 류 계수는 10 W/m2K이다. 또한, 패키지의 다른 재료에 비 하여 저항이 높은 칩에서 전력 손실에 의한 발열이 주로 발생하므로, 칩에 발열 하중을 적용하였다. 발열 하중 조 건은 모바일 패키지를 연구한 기존 문헌과 공개된 자료들
을 참고하였다.13-15) Normal operating과 high performance operating으로 구분하여, normal operating의 경우 메모리 칩은 0.2 W, 로직 칩은 0.8 W를 적용하였으며, high performance operating의 경우에는 메모리 칩과 로직 칩에 각각 0.6 W, 1.6 W를 적용하였다. 각 칩의 작동 최대 한계 온도, 즉 칩이 오작동하여 성능이 저하되거나, 파괴되는 온도에 대해서 메모리 칩은 80oC~90oC, 로직 칩은 120oC~
130oC로 가정하여 해석을 진행하였다.15)
3. 해석 결과 및 고찰 3.1. TSV 인터포저와 메모리 칩의 열 해석 3.1.1. 칩의 개수에 따른 영향
Fig. 4는 인터포저 위에 적층되는 메모리 칩의 개수에 따른 칩의 최대 온도를 나타내고 있다. Fig. 4(a)는 인터 포저의 재질이 실리콘일 때, Fig. 4(b)는 인터포저의 재질 이 유리일 때의 칩의 최대 온도이다. Normal operating (0.2 W)일 때보다 high performance operating (0.6 W)일 때, 칩의 개수가 증가할수록 최대 온도가 급격하게 증가함을 알 수 있다. 실리콘 인터포저 패키지가 normal operating일 때, 메모리 칩이 1개 적층되어 있으면 칩의 온도는 약 25oC이며, 8개의 칩이 적층된 경우에는 약 47oC가 된다.
High performance operating의 경우, 칩이 8개 적층되어 있 Fig. 2. Classification of 3D package for different integration scheme
of memory and logic chip (a) Type A (b) Type B (c) Type C package.
Table 1. Dimensions of 3D integrated package used in simulation.
Item Dimension(mm)
Width Length Thickness
Memory chip 5 9 0.05
Logic chip 5 5 0.05
TSV in chip 0.01 (d) 0.15 (p) 0.05
micro-bump 0.03 (d) 0.15 (p) 0.02
Interposer 13 13 0.1
TSV in interposer 0.03 (d) 0.45 (p) 0.1
Solder ball 0.1 (d) 0.45 (p) 0.08
Substrate 13 13 0.1
* d : diameter, p : pitch
Table 2. Material properties of 3D TSV package and interposer.
Silicon Glass Copper SAC-solder underfill substrate
Thermal conductivity (W/mK) 150 1.15 390 57 0.5 100
Fig. 3. Three-dimensional finite element model (a) 1/4 quarter FE model (b) top view of the 3D TSV package structure.
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을 때 칩의 온도는 약 106oC로 normal operating일 때보다 칩의 온도가 약 2배 이상 증가함을 알 수 있다. 또한, 인 터포저의 재질이 유리인 경우, 실리콘 인터포저 보다 칩 의 개수와 전원이 증가함에 따라 칩의 최대 온도가 더 급 격하게 상승한다. 8개의 메모리 칩이 적층된 패키지의 high performance operating 때의 온도를 비교해 보면, 실 리콘 인터포저의 경우 약 106oC지만, 유리 인터포저는 약 200oC까지 온도가 상승하기 때문에 유리 인터포저에 8 개 의 칩을 적층하는 것은 현실적이지 못하다고 판단된다. 이 는 실리콘의 열전도계수가 140 W/mK인데 비해 유리는 1.15 W/mK로 매우 낮기 때문이다. 메모리 칩의 작동 최 대 한계온도가 80oC~90oC라는 것을 고려하였을 때, 유리 인터포저를 사용하여 적층할 수 있는 메모리 칩의 개수 는 최대 3개가 될 것으로 판단된다. 따라서, 3개 이상의 칩을 적층하기 위해서는 유리 인터포저보다 실리콘 인터 포저를 사용하여야 한다.
3.1.2. 인터포저 크기에 따른 영향
Fig. 5는 인터포저의 크기 변화에 따른 칩의 최대 온도 에 대한 그래프이다. 정확한 차이를 보기 위해 4개의 메모 리 칩이 적층된 패키지를 기준으로 결과를 비교하였다. 인 터포저의 면적을 13×13 mm2에서 20×20 mm2로 크기를 증가시키며 해석을 진행하였다. 인터포저의 재질이 실리
콘 일 때, 인터포저의 크기가 커질수록 패키지의 최대 온 도는 감소하였다. 또한, normal operating일 때보다 high performance operating일 때 인터포저의 크기에 대한 영향 이 더 큰 것으로 확인되었다. 반면, 인터포저의 재질이 유 리인 경우 인터포저의 크기에 대한 영향이 거의 없는 것 으로 나타났다. 이는 유리의 열전도도가 매우 낮기 때문 에 열 저항(thermal resistance)이 높아, 인터포저의 크기가 커지더라도 열이 충분히 방출되지 못한 것으로 판단된다.
3.1.3 TSV 직경에 따른 영향
본 연구의 기준 모델에서 인터포저의 TSV 제원은 직경 30µm, 피치 450 µm로 400개의 TSV로 구성되어있다. 칩 의 TSV 직경을 10 µm로 고정한 상태에서, 인터포저의 TSV 직경이 30 µm~200 µm까지 증가시킴에 따른 온도 변화를 비교하였다. Fig. 6은 메모리 칩의 개수가 2~8개 인 패키지를 high performance operating 조건에서 인터포 저의 TSV 직경 변화에 따른 3 차원 패키지의 최대 온도 를 나타낸 그래프이다. TSV 비아(via)의 직경을 약 10배 까지 변화주면서 패키지의 온도 변화를 살펴본 결과, 실 리콘 재질의 인터포저를 사용할 경우 패키지의 온도가 미 세하게 감소하기는 하나, 거의 영향이 없는 것을 확인할 수 있었다. 반면, 유리 재질의 인터포저를 사용할 경우 비 아의 직경이 커질수록 온도가 확연하게 감소하는 것을 확 인할 수 있었다. 비아의 재질인 구리(copper)의 열전도계 Fig. 4. Maximum temperature for the number of stacked TSV chips
(a) using a silicon interposer (b) using a glass interposer.
Fig. 5. Maximum temperature for the different interposer size (a) using a silicon interposer (b) using a glass interposer.
수는 390 W/mK이다. 유리(1.15 W/mK)와 실리콘(150 W/
mk)의 열전도계수와 비교해보면 구리의 열전도계수는 실리콘보다 약 2.5배, 유리보다 약 300배 이상 높다. 즉, 실리콘은 구리와 열전도계수가 비슷한 편이다. 따라서, 실리콘 인터포저일 때 비아의 크기가 커지더라도 인터포 저 층의 평균적인 열전도도에는 크게 영향을 미치지 못 한다. 반면, 유리 인터포저의 경우 비아의 크기가 커질수 록 인터포저 층의 평균적인 열전도도가 크게 높아진다고 판단된다. 유리 인터포저 사용 시 인터포저의 크기를 크 게 하기 보다는 TSV 비아의 직경을 크게 하는 것이 열 방출에 효과적이라고 판단된다. 한편, 본 연구에서는 인 터포저의 TSV 직경을 변화시키면서 해석을 진행하였지 만, 기존 연구 자료에서 칩의 TSV의 직경 변화에 따른 영 향을 확인해 본 결과, 칩의 TSV 비아의 직경이 커질수록 열전도도가 증가하고, 패키지의 최대온도는 감소함을 확 인할 수 있었다.16-18) 그러나 칩의 TSV의 직경을 증가시 킬 경우 주변 트랜지스터 등의 배치에 대한 면적 손실이 많기 때문에 본 연구에서는 칩 TSV의 직경을 변경시키 지는 않았다.
3.2. TSV 인터포저와 메모리 및 로직 칩의 열 해석 3.2.1. 로직 칩의 위치 배열에 따른 영향
통상적으로 로직 칩은 메모리 칩에 비하여 많은 I/O 개
수, 즉 TSV의 개수도 많으며 많은 열을 발생하기 때문에 로직 칩의 위치가 전체 패키지의 열 특성에 많은 영향을 미칠 가능성이 크다. 따라서 로직 칩의 위치에 따른 영향 을 분석하기 위해 로직 칩과 메모리 칩의 배치를 Fig. 2 와 같이 Type A, Type B, Type C 3 개의 패키지 형태로 나 누어 해석을 수행하였다. Type A는 기판과 인터포저 위 에 다수의 메모리 칩이 적층되어 있고, 그 위에 로직 칩 이 적층되어 있는 구조이다. Type B는 인터포저 위에 1 개의 로직 칩이 있고, 그 위로 메모리 칩이 적층되어 있 는 구조이며, Type C는 로직 칩과 메모리 칩이 수평방향 으로 분리되어 적층 되어 있는 구조이다. 로직 칩과 메모 리 칩의 위치 및 배열에 대한 열 해석 모델은 실리콘 인 터포저 패키지를 기준으로 열 해석을 수행 하였다. 로직 칩의 크기는 5×5×0.05 mm3로 메모리 칩(5×9×0.05 mm3) 보다 크기는 작지만, normal operating일 때 0.8 W, high performance operating일 때 1.6 W로 메모리 칩 보다 발열 하중이 더 크다. 즉, 로직 칩은 발열 하중을 칩의 부피로 나눈 발열 밀도(W/mm3)가 메모리 칩 보다 최대 약 4배 정도 높다. 따라서, 로직 칩이 메모리 칩 보다 더 많은 열 을 내는 열원이고, 로직 칩의 위치에 따라 패키지의 최대 온도 및 열 분포에 미치는 영향이 다를 것으로 예상된다.
로직 칩의 위치에 따른 각 층의 열 분포를 보기 위해 Fig. 7과 같이 패키지의 중심에서 z축 방향(수직 방향)으 로의 온도분포를 분석하였다. Type A와 Type B 패키지는 메모리 칩과 로직 칩이 열원으로서 수직방향으로 적층이 되어있기 때문에 로직 칩의 발열이 메모리 칩의 온도에 영향을 미칠 수 있다. Fig. 8은 메모리 칩 1 개, 로직 칩 1 개 적층된 패키지의 기판 하단 중심에서 수직 방향으로 칩 상부 중심까지의 거리에 따른 온도를 나타낸 그래프 이다. High performance operating 일 때, 로직 칩이 메모 Fig. 6. Maximum temperature for different TSV via diameter in
interposer (a) using a silicon interposer (b) using a glass interposer.
Fig. 7. Schematic view of z-axis coordinate of 3D TSV package.
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리 칩 위에 적층되어있는 Type A 모델의 최대 온도는 61oC, Type B는 58oC이며 평균적으로 Type B가 약 3oC 정 도 낮음을 알 수 있다. 또한 Type B는 로직 칩과 메모리 칩의 온도가 거의 차이가 없는 반면, Type A는 로직 칩과 메모리 칩 사이에 온도 차이가 있음을 알 수 있다. Fig. 9 는 Fig. 8에 대한 패키지의 온도 분포를 나타낸 것이다.
Fig. 10는 메모리 칩 4개, 로직 칩 1개가 적층된 패키지의 z축 거리에 따른 온도를 나타낸 그래프이며, Type A와 Type B가 모두 z축 방향으로 올라갈수록 온도가 상승하 지만, Type A는 칩 간의 온도 차이가 있다. Type B의 경 우 로직 칩과 메모리 칩의 온도 차이가 크게 나지 않음을 확인 할 수 있다. 칩 간의 온도 차이는 칩의 스위칭 속도 를 지연시킬 수 있고, 신뢰성 문제를 야기할 수 있다는 점 을 고려하였을 때, Type B 패키지가 Type A에 비하여 열 특성에 따른 신뢰성이 더 우수하다고 판단된다. Fig. 11 은 Fig. 10에 대한 패키지의 온도 분포이다. Fig. 12는 인 터포저 층의 열 유속(heat-flux)를 나타낸 것이다. 열 유속 분포를 통해 Type A와 Type B의 인터포저 층에서의 열 방출 정도를 비교하였다. Type A와 Type B의 칩과 인터 포저의 경계면에서 열 유속을 비교해 보면, Type B의 경 계면에서 열 유속 값이 더 크게 나타난 것을 볼 수 있다.
Type B는 발열 하중이 더 큰 로직 칩이 인터포저와 직접 접촉해 있어 Type A에 비해 인터포저까지의 열 저항이
작기 때문에, 인터포저와 기판을 통한 열 방출이 Type A 보다 활발히 된다고 판단된다.
Fig. 13은 메모리 칩 1 개, 로직 칩 1 개가 각각 옆으로 Fig. 8. Temperature of stacked one memory chip and one logic
chip according to the z-axis distance under (a) normal operating (b) high performance operating condition.
Fig. 9. Temperature distribution of stacked one memory chip and one logic chip (a) top view of Type A package (b) cross sectional view of Type A package (c) top view of Type B package (d) cross sectional view of Type B package.
Fig. 10. Temperature of stacked 4 memory chips and 1 logic chip according to the z-axis distance under (a) Normal operating (b) High performance operating condition.
배치된 Type C 패키지의 온도 분포이다. Type C는 로직 칩과 메모리 칩이 수평 방향으로 각각 나누어 있기 때문 에, 로직 칩과 메모리 칩이 직접 접촉하고 있지는 않다.
그러나 인터포저를 통해 열이 전달되어 칩의 온도에 영 향을 미칠 수 있다. Normal operating일 때, 칩에서 발생 한 온도는 계산해보면, 메모리 칩에서 36.5oC, 로직 칩에 서 42.7oC로 발생하였다. 한편, high performance operating
일 때 칩의 온도는 메모리 칩은 54.6oC, 로직 칩은 65.5oC 이다. Fig. 14는 메모리 칩 4개가 적층된 Type C 패키지 의 온도분포이다. Normal operating일 때 칩의 온도는 메 모리 칩은 46oC, 로직 칩은 49oC로 로직 칩의 온도가 더 높다. 반면, high performance operating 일 때 패키지 전체 의 온도가 크게 상승함을 알 수 있었다. 4개의 칩이 적층 된 메모리 칩의 온도는 85oC, 로직 칩의 온도는 83oC로 메모리 칩의 온도가 더 높다. 이는 그림의 온도 분포에서 Fig. 11. Temperature distribution of stacked 4 memory chips and 1
logic chip (a) top view of Type A package (b) cross sectional view of Type A package (c) top view of Type B package (d) cross sectional view of Type B package.
Fig. 12. Heat-flux of the interposer layer (stacked 4 memory chips and 1 logic chip under high performance operating) (a) top view of Type A package (b) cross sectional view of Type A package (c) top view of Type B package (d) cross sectional view of Type B package.
Fig. 13. Temperature distribution of the Type C package (stacked a memory chip and a logic chip) under (a) normal operating (b) high performance operating condition.
Fig. 14. Temperature distribution of Type C package (stacked 4 memory chips and a logic chip) under (a) normal operating (b) high performance operating condition.
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도 잘 나타나듯이 칩의 발열이 커지면서 주변 칩의 온도 에 영향을 미치게 된다. 특히 로직 칩의 온도가 인터포저 를 통하여 전달되어 메모리 칩의 온도를 더 높여주기 때 문이다. 즉, normal operating 일 때, 패키지의 온도는 Type A는 49oC, Type B는 47oC, Type C는 49oC로 Type B가 가 장 온도가 낮았다. 하지만, 고성능 작동 조건인 high performance operating 일 때, Type A는 89oC, Type B는 86oC, Type C는 85oC로 Type C가 가장 낮은 온도를 보인 다. 발열 온도가 높은 high performance operating을 고려 하였을 때, 로직 칩과 메모리 칩을 분리하여 배치한 Type C 패키지가 열 방출에 더 효과적이라고 판단된다.
3.2.2. 인터포저 크기에 따른 영향
앞서 진행된 연구에서 메모리 칩만 적층된 모델에서 실 리콘 재질의 인터포저 크기가 커질수록 최대 온도가 낮 아지는 것을 수치해석을 통해 확인하였다. 로직 칩의 위 치 배열이 다른 패키지에서 인터포저 크기의 영향에 대해 해석을 수행하기 위해 실리콘 인터포저의 크기를 13×13 mm2에서 20×20 mm2까지 면적을 증가시키며 비교 하였다. Fig. 15는 Type A, Type B, Type C의 인터포저 크 기에 따른 칩의 최대온도를 나타낸 것이다. 비교 기준 모 델인 13×13 mm2에서 온도는 Type B와 Type C의 온도가 약 85oC로 비슷하고, Type A의 온도가 약 5oC 높다. 하지 만, 인터포저의 크기가 20×20 mm2으로 커지면서 Type A 와 Type B의 온도가 약 70oC로 감소하였다. 한편, Type C 는 최대 약 20oC가 낮아진 62oC로 계산되었다. 세 가지 모델 중 Type C가 Type A와 Type B보다 인터포저의 크 기에 따른 영향이 큰 것을 확인할 수 있다. 또한, Type C 의 경우 메모리 칩과 로직 칩이 분리되어있기 때문에, 인 터포저 크기가 커짐에 따라 두 칩 사이의 거리(gap)를 멀 게 배치할 수 있다. 두 칩 사이의 거리가 멀어지면, 그에 따라 최대 온도가 더 낮아질 것이라고 예상된다. 따라서
방열이 크게 문제가 되고 있는 기기에서는 메모리 칩과 로직 칩이 함께 적층되어 있는 MCP(multi chip package) 패 키지가 아닌, 수평으로 분리 배치한 SiP(system in package) 패키지를 사용함이 효과적으로 판단된다. 하지만, 인터포 저의 크기를 키우는 것이 비아의 직경이나 간격을 키우 는 것보다 방열에 더 효과적이지만, 전체 패키지의 크기 가 커진다는 단점이 있다.
한편, 본 연구에서는 EMC(epoxy molding compound)에 대한 영향은 무시하였다. 칩이 EMC로 몰딩된 경우에 EMC의 열전도계수가 낮기 때문에 EMC로 인하여 내부 칩들의 온도가 증가한다. 물론 열전달이 좋은 EMC 재질 을 사용할 수도 있지만, 비용적인 문제가 있을 수 있다. 향 후 EMC 몰딩 패키지와 히트 싱크, TTSV(thermal through silicon via)에 대해서도 연구할 예정이다.
4. 결 론
본 연구에서는 TSV 비아 및 인터포저를 사용한 3 차원 적층 패키지의 열 특성에 대해서 수치해석을 사용하여 분 석하였다. 특히 모바일 기기에 적용을 위한 3 차원 패키 지의 방열 특성에 대해서 연구하였다. 인터포저의 재질 이 유리인 경우 실리콘보다 칩의 개수와 power에 대해 더 급격하게 칩의 최대 온도가 상승한다. 유리 인터포저의 경 우 8개의 메모리 칩이 적층된 패키지의 high performance operating때 온도는 약 200oC까지 상승하기 때문에 유리 인터포저에 8 개의 칩을 적층하는 것은 현실적이지 못하 다. 메모리 칩의 작동 최대 한계온도가 80oC~90oC라는 것 을 고려하였을 때, 유리 인터포저를 사용하여 적층할 수 있는 칩의 개수는 최대 3개가 될 것으로 판단된다. 인터 포저의 크기가 커질수록 패키지의 온도는 낮아지며, 실 리콘 인터포저의 사용 시 온도 저하의 영향이 큼을 알 수 있었다. 인터포저 TSV의 직경에 따른 영향은 실리콘 인 터포저의 경우 영향이 거의 없는 반면에 유리일 때는 비 아의 직경이 커질수록 패키지의 온도는 많이 감소한다.
따라서 유리 인터포저 사용 시 인터포저의 크기를 크게 하기 보다는 TSV의 직경을 크게 하는 것이 방열에 효과 적이다. 메모리 칩과 로직 칩의 위치가 방열 특성에 주는 영향을 분석한 결과 로직 칩이 메모리 칩과 인터포저 사 이에 위치한 경우가 열 특성이 좋다. 그 이유는 발열하중 이 큰 로직 칩이 인터포저와 직접 접촉해 있어 인터포저 까지의 열 저항이 작기 때문에, 인터포저와 기판을 통한 열 방출이 잘 되기 때문이다. 또한 high performance operating 조건일 경우, 로직 칩과 메모리 칩을 수평으로 분리하여 배치한 경우가 방열에 더 효과적이다. 특히 이 경우 인터포저의 크기를 크게 하면 온도를 더 낮출 수 있 다. 따라서 방열이 크게 문제가 되는 경우 메모리 칩과 로 직 칩을 분리하여 배치한 3D SiP 패키지를 사용하는 것 Fig. 15. Maximum temperature of the chip for different size of
interposer.
이 효과적이다.
감사의 글
본 연구는 산업통상지원부의 제조기반 산업원천 기술 개발사업의 일환인 “모바일 핵심부품 생산 기반 공정 플 랫폼기술” 및 충청권 광역경제권 선도산업인 “3D 기반 팬-아웃 웨이퍼 레벨 패키지 기술 개발”의 지원에 의한 것입니다.
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