A Design of 1.42 - 3.97GHz Digitally Controlled LC Oscillator

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(1)2012년 7월 전자공학회 논문지 제 49 권 SD 편 제 7 호 Journal of The Institute of Electronics Engineers of Korea Vol. 49-SD, NO. 7, July 2012. 23. 논문 2012-49SD-7-4. 1.42 - 3.97㎓ 디지털 제어 방식 LC 발진기의 설계 ( A Design of 1.42 - 3.97㎓ Digitally Controlled LC Oscillator ) *. 이 종 석, 문. 용. ***. ( Jongsuk Lee and Yong Moon ) 요. 약. 디지털 PLL의 핵심블록이 되는 디지털 제어 발진기를 LC 구조를 기반으로 설계하고 0.18  RF CMOS 공정을 사용하여 제작하였다. 2개의 교차쌍 구조의 NMOS 코어를 이용하여 광대역 특성을 구현하였으며, PMOS 배랙터쌍을 이용하여 수 aF의 작은 캐패시터값의 변화를 얻을 수 있었다. 캐패시터 축퇴 기법을 사용하여 캐패시턴스 값을 감소시키어 고해상도 주파수 특 성을 구현하였다. 또한, 노이즈 필터링 기법을 바이어스 회로 등에 적용하여 위상잡음에 강한 구조로 설계를 하였다. 측정결과 중심주파수 2.7㎓에서 2.5㎓의 주파수 대역의 출력이 가능하였으며 2.9 ～ 7.1㎑의 높은 주파수해상도를 얻을 수 있었다. 미세 튜닝범위와 코어의 전류 바이어스는 4개의 PMOS 배열을 통하여 제어가 가능하도록 하여 유연성을 높였다. 1.8V 전원에서 전 류는 17～26mA 정도를 소모하였다. 설계한 DCO는 다양한 통신시스템에 응용이 가능하다.. Abstract The LC-based digitally controlled oscillator (LC-DCO), a key component of the all digital phase locked loop (ADPLL), is designed using 0.18 ㎛ RFCMOS process with 1.8 V supply. The NMOS core with double cross-coupled pair is chosen to realize wide tuning range, and the PMOS varactor pair that has small capacitance of a few aF and the capacitive degeneration technique to shrink the capacitive element are adopted to obtain the high frequency resolution. Also, the noise filtering technique is used to improve phase noise performance. Measurement results show the center frequency of 2.7 ㎓, the tuning range of 2.5 ㎓ and the high frequency resolution of 2.9 ㎑～7.1 ㎑. Also the fine tuning range and the current consumption of the core could be controlled by using the array of PMOS transistors using current biasing. The current consumption is between 17 ㎃ and 26 ㎃ at 1.8V supply voltage. The proposed DCO could be used widely in various communication system.. Keywords : PLL(Phase Locked Loop), ADPLL(All Digital PLL), DCO(Digitally Controlled Oscillator), Varactor, phase noise, biasing. Ⅰ. 서 론. 록으로 사용되고 있다. 주파수합성기는 몇 가지 구조들 이 사용되고 있으며 그 중에서도 PLL(Phase Locked Loop)를 사용한 구조가 주파수 선택 면에서 유리하므. 주파수합성기는 통신시스템, 레이더 등에서 핵심블. 로 많은 통신시스템에서 사용하고 있다[1～2]. 그런데, 반 도체공정의 발전으로 PLL이 형태가 디지털로 전환되. *. 학생회원, ** 정회원-교신저자, 숭실대학교 정보통신 전자공학부 (School of Electronic Engineering, Soongsil University) ※ 본 논문은(보고서는) 지식경제부 출연금으로 ETRI SW-SoC융합 R&BD센터에서 수행한 시스템반도체 설계인력양성사업의 연구결과입니다. 접수일자: 2012년4월9일, 수정완료일: 2012년6월15일. 고 있고 이에 따라서 전압제어발진기의 형태도 아날로 그 전압을 입력으로 받는 형태에서 디지털 코드를 입 력받는 형태로 전환되고 있는 추세이다. 이렇게 주파수 제어워드를 통해서 제어되는 발진기를 DCO(Digitally Controlled Oscillator)라고 하며 이에 대한 연구가 많이. (289).

(2) 24. 1.42 - 3.97㎓ 디지털 제어 방식 LC 발진기의 설계. 이종석 외. 진행되고 있다. 그런데, GSM/UMTS 등과 같은 무선 통신 시스템에서는 우수한 위상잡음 특성과 높은 해상 도를 요구하고 있으며, 최근에는 여러 무선 통신 표준 들을 수용할 수 있는 시스템에 대한 요구가 증대함에 따라서 넓은 주파수 대역을 지원할 수 있는 주파수합 성기에 대한 요구가 증가하고 있다[3～4]. 이에 본 연구 에서는 낮은 위상잡음 특성을 위해서 LC를 기반으로 하고, 높은 해상도와 넓은 주파수대역을 지원하기 위한 DCO에 대한 구조를 제안하고 이를 제작하여 검증을 진행하였다. 광대역 특성을 얻기 위해서 NMOS-코어 구조에 coarse-medium-fine 뱅크를 사용하는 구조를 적용하였 다. 또한, 고해상도를 얻기 위해서 기존의 DCO 설계에 서는 캐패시터 분할 회로망이나 시그마-델타 변조회로 를 적용하였다[4～6]. 하지만 캐패시터 분할 회로망은 부 정합 문제와 기생 캐패시턴스에 의해서 해상도에 제한 그림 1. Fig. 1.. 을 받으며, 시그마-델타 변조기를 사용하는 방법은 회 로의 복잡성을 증가시키고 이에 따른 전력소모가 증가. 제안하는 LC 기반의 DCO의 구조 The structure of the proposed LC-based DCO.. 하는 단점이 있다. 또한, 주파수 오프셋이 큰 경우에는. 하는 구조로 설계를 하였다. 접지 쪽에도 병렬구조의. 노이즈 성분이 증가하기도 한다. 이에 본 연구에서는. LC 회로가 연결되어 있으며 이는 발진주파수의 2배가. 캐패시터 축퇴 방법을 적용하여 캐패시턴스의 변화량을. 되는 고조파성분에 의한 노이즈를 억제하기 위하여 추. 감소시키는 방법을 적용하여 미세한 주파수 조절을 얻. 가한 부분이다. 또한, DC 전력측면에서 효율을 개선하. 을 수 있도록 하였다.. 는 역할도 하고 있다.. 본 논문에서는 광대역을 얻기 위한 구조와 고해상도. 고해상도의 주파수 제어를 위해서는 작은 캐패시턴스. 를 실현하기 위한 회로에 대해서 Ⅱ장에서 설명을 진행. 가 필수적이다. 하지만, 공정상의 제약으로 인하여 최소. 하고, Ⅲ장에서는 제작한 칩을 통한 실험결과를 정리하. 캐패시턴스의 값에는 한계가 있다. 이러한 문제를 해결. 였다. 마지막으로 결론에 대한 부분은 Ⅳ장에서 나타내. 하기 위해서 캐패시터 축퇴 기법을 DCO 설계에 적용하. 었다.. 였다[7]. DCO의 구조를 살펴보면 coarse 뱅크와 medium 뱅크는 인덕터와 바로 연결되는 구조이고 미세뱅크는. Ⅱ. DCO 구조 및 설계. 부성저항을 가지는 NMOS 쌍을 지나서 연결이 되어 있 다. 이렇게 연결을 하면 NMOS 쌍 드레인쪽에서 보이는 캐패시턴스의 값은 미세튜닝뱅크의 실제값보다도 더 작. LC 공진회로 기반의 DCO의 구조를 그림 1에 나타내. 은 값을 가지게 된다. 등가 캐패시턴스는   의 제곱에. 었다. 설계한 DCO는 coarse-medium-fine 형태의 3개의 캐. 비례하므로   을 적게 할수록 유리하나   값이 너무. 패시터 뱅크, 2개의 인덕터, 바이어스 회로 및 2개의. 적으면 발진을 하지 못하는 문제가 발생한다. 이러한 문. cross-coupled된 NMOS-코어로 이루어져 있다. 바이어. 제점을 해결하기 위해서 LC 탱크의 손실을 보전하기 위. 스 회로의 캐패시터와 저항은 저주파여파기 특성을 나. 한 MN1-MN2 NMOS 쌍과 병렬로 MN3-MN4를 연결. 타내므로 100㎑ 이상의 오프셋을 가지는 경우에 위상잡. 하였다[7]. 이렇게 연결을 하면 적은 캐패시턴스 값을. 음 특성을 향상시키는 역할을 하며, 주파수가 증가함에. MN1-MN2 드레인에서 얻을 수 있고 발진을 위해서 필. 따라서 필요한 전류가 증가하는 것을 위하여 이진형태. 요한 부성저항용 NMOS쌍의 역할을 MN3-MN4가 일부. 로 구성된 바이어스 전류 공급용 PMOSFET을 스위칭. 수행하여 원하는 발진을 가능하게 하여준다.. (290).

(3) 2012년 7월 전자공학회 논문지 제 49 권 SD 편 제 7 호 Journal of The Institute of Electronics Engineers of Korea Vol. 49-SD, NO. 7, July 2012. 25. 1. 전류제어용 PMOS 배열.    와도 연결이 되도록 PMOS가 추가된 구조이었으. 일반적으로 LC발진기의 경우 주파수가 증가함에 따. 나[5] PMOS를 제거하여도 성능상 큰 문제가 없으므로. 라서 발진에 필요한 전류가 늘어난다. 이러한 문제를. PMOS를 제거한 간단한 구조를 사용하여 튜닝뱅크의. 해결하기 위해서 외부에서 4비트의 입력신호를 받아서. 크기를 줄일 수 있도록 하였다.. LC 발진기에 들어가는 전류값을 제어할 수 있도록 설. 전체적으로는 M1에 의하여 캐패시터가 연결되는 구. 계하였다. PMOS는 이진가중치 구조로 W값이 2배씩. 조이며 제어신호에 의해서 연결되었을 경우 M2, M3에. 증가하도록 되어 있으며 외부의 디지털입력 신호에 의. 의해서 캐패시터들의 한 쪽 터미널이 접지로 연결되는. 해서 최종적인 전류값을 결정하는 구조이다. 또한, 바이. 형태이다. 이러한 역할을 하는 M2, M3로 인하여 캐패. 어스전류의 변화는   의 값의 변화를 동반하므로 앞서. 시터의 노이즈를 줄일 수 있으며 캐패시터 뱅크의 오동. 설명하였던 캐패시턴스 축퇴 기법에도 영향을 준다. 즉,. 작동 감소시켜 출력주파수를 안정되게 유지하도록 하며. 바이어스 전류값이 증가하면   값이 증가하게 이에 따. 결과적으로는 잡음에 대한 내성값을 우수하게 유지하도. 라서 미세뱅크에서의 캐패시터 값의 변화하여 해상도는. 록 하여준다. 뱅크에 사용되는 캐패시터는 MIM 구조의. 낮아지고 미세튜닝범위는 증가하는 결과를 나타낸다.. 캐패시터를 사용하였고 캐패시터의 값에서 디지털입력. 따라서, 발진을 하는 조건내에서 전류의 증감을 통하여. 신호에 따라서 큰 차이를 나타낼 수 있도록 하였다.. 출력주파수의 해상도를 제어할 수 있는 특성을 가지는. 3. 미세 튜닝 뱅크. DCO를 설계할 수 있었다.. 미세 튜닝은 전체 8비트로 제어가 되도록 하였다. 좋. 2. Coarse-Medium 튜닝 뱅크. 은 선형성을 얻기 위해서 이진가중치 구조를 적용하지. 주파수 선택이나 교정을 위해서 2가지 캐패시터 튜. 않고 256개의 동일한 버랙터를 사용하여 이를 제어하는. 닝 뱅크를 사용하였다. Coarse 뱅크는 큰 값의 주파수. 방식을 적용하였다. 미세 튜닝 캐패시터 뱅크의 전체. 변동을 보정하기 위한 목적으로 설계된 것으로 보통의. 구조와 버랙터쌍의 구조를 그림 3에 나타내었다. 256개. 경우 공정, 전압 그리고 온도 등으로 인한 주파수의 변. 의 버랙터는 전류방식 DAC에서 사용하는 구조인 16 ×. 동을 제어하는 것이 목적이다. 따라서, coarse 뱅크는 초기의 큰 오차를 보정하는 목적이므로 정상적인 상태 에서 채널을 선택하거나 하는 경우에는 사용하지 않는 구조이다. 전체적으로는 6비트 제어가 가능하도록 설계 하였다. Medium 튜닝 뱅크는 8비트로 구성되어 있으며 주파수대역 선택 및 원하는 채널의 근접 주파수까지를 선택하는 목적으로 설계되었다. 상기 coarse 또는 medium 캐패시터 뱅크는 아래 그 림 2와 같은 구조를 사용하였다. 기존에는 캐패시터가. 그림 2. Fig. 2.. 차동 스위칭 캐패시터 셀 Differential switching capacitor cell.. 그림 3. Fig. 3.. (291). 미세 튜닝용 버랙터쌍 뱅크 Fine tuning varactor pair bank..

(4) 26. 1.42 - 3.97㎓ 디지털 제어 방식 LC 발진기의 설계. 그림 4. Fig. 4.. PMOS 버랙터쌍의 C-V 특성 PMOS varactor pair C-V characterisitcs.. 그림 5. Fig.. 16 매트릭스 형태로 되어 있으며 셀간 특성을 균일하게. 5.. 유지하기 위하여 256개 버랙터 주변에 더미 버랙터를. (a) (b) (a) (b). 이종석 외. 제안한 DCO의 칩사진 DCO 측정을 위한 테스트 보드 Mircophotograph of the proposed DCO DCO test board.. 추가하였다. 그리고, 256개의 버랙터의 제어를 위해서 온도계방식의 디코더를 적용하였으며, 여러 개의 버랙 터가 디코더의 게이트의 지연시간 차이로 인하여 발생 하는 글리치를 최소화하기 위해서 Latch를 디코더의 출 력단에 사용하였다. 미세 튜닝 뱅크에 사용된 버랙터셀은 우수한 잡음 특 성을 얻기 위하여 PMOS만이 적용된 구조를 적용하였 다. 이로 인하여 조금 더 낮은 1/f 잡음 특성을 얻을 수 그림 6. Fig. 6.. 있었다. 또한, PMOS를 단순히 ON-OFF하는 구조로는 작은 캐패시턴스 변화를 얻을 수가 없으므로 2개의. DCO 출력주파수 vs. coarse 주파수 제어 워드 DCO output frequency vs. coarse frequency control word.. PMOS 쌍을 병렬로 연결한 후에 한 쌍이 “1” 신호로 인하여 공핍영역에서 반전영역으로 변화하는 경우에 다. PAD, ESD, decouling 캐패시터를 포함한 전체 칩의. 른 PMOS 쌍은 축적영역에서 공핍영역으로 변화하도록. 크기는 2.35㎜ X 2.35㎜이고, DCO 코어의 크기는 1.7㎜. 하였다. 이렇게 하면 그림에 나타낸 것처럼 적은 값의. × 1.6㎜ 이다. 상기 그림(b)는 설계한 DCO를 측정하기 위하여 PCB 보드를 제작한 후에 COB(Chip On Board). [8]. 캐패시턴스를 얻을 수 있다 .. 형태로 칩을 장착한 후의 사진이다. 이 테스트보드를. 캐패시턴스의 변화값을 식으로 나타내면 다음과 같다..                          . 이용하여 측정을 진행하였다. 그림 6은 6비트의 coarse 튜닝 제어 워드를 변화시키. (1). 면서 DCO의 출력주파수를 측정한 결과이다. 제어워드가 0에서 63까지 변화함에 따라서 주파수가. 이러한 값은 버택터를 바로 사용하는 경우에 비해서. 3.97㎓에서 1.42㎓까지 선형적으로 변화하는 것을 살펴. 약 10% 정도의 낮은 캐패시턴스 변화값을 얻을 수 있. 볼 수 있다.. 는 장점이 있으며 실제로 수 aF 정도의 변화값을 얻을. 측정 결과 설계한 DCO의 주파수범위는 2.56㎓이며. [8]. 수 있다 .. 이는 기존에 연구된 DCO에 비해서 비교적 넓은 주파 수영역이다. DCO의 주파수이득 특성도 중요한 값 중에. Ⅲ. 측정결과. 하나이며 측정결과 최소 제어워드 1비트당 최소 30㎒에 서 최대 57㎒까지의 값을 가짐을 알 수 있었다.. 설계한 칩은 0.18 RF CMOS 공정을 이용하여 제. 설계한 DCO의 해상도를 확인하기 위하여 미세튜닝. 작을 하였으며 칩의 사진과 테스트 보드는 아래 그림 5. 뱅크를 제어하여 주파수특성을 측정하였다. 이에 대한. 와 같다.. 결과를 그림 7에 나타내었다.. (293) (292).

(5) 2012년 7월 전자공학회 논문지 제 49 권 SD 편 제 7 호 Journal of The Institute of Electronics Engineers of Korea Vol. 49-SD, NO. 7, July 2012. 그림 7. Fig. 7.. DCO 출력주파수 vs. 미세 주파수 제어 워드 DCO output frequency vs. fine frequency control word.. 먼저 coarse 및 medium 튜닝뱅크 제어워드값을 크게 하여 주파수를 1.42㎓ 대역까지 낮추고 이러한 주파수 대역에서 미세튜닝뱅크 제어워드에 따른 주파수 특성을 확인하였다. 측정 시에 주위 온도와 전원 전압의 미세 변동에 따른 주파수의 변화가 매우 민감하기 때문에 미세 주파수제어워드 값을 1씩 증가시키면서 단조성을 알기가 어렵다. 그래서 전체적인 변화를 알기위해 미세 주파수제어워드 값을 32단위로 변화시키면서 전반적인 특성을 살펴보았다. 측정결과 100Khz 전후의 주파수의. 그림 9. Fig. 9.. 27. 16 분주기를 거친 DCO의 출력주파수 DCO frequency output after passing 16-divider.. 해서 높은 해상도의 구현이 가능하였다. 고주파 영역에서 해상도를 검증하기 위해서 coarse 및 medium 튜닝 뱅크의 제어워드 값으로 0을 입력하고 바이어스 제어워드로 15(1111(2))를 입력하여 3.97㎓ 대 역의 출력이 나오는 경우에 주파수 해상도를 미세튜닝 제어워드의 1비트 단위로 측정을 진행하였다. 미세 튜 닝 제어 워드 값에 따른 주파수 해상도를 그림 8에 나 타내었다. 측정결과 해상도는 5.3～7.1㎑ 정도를 얻을 수 있었 다. 이 값은 낮은 주파수 대역에서의 해상도보다는 높. 변화를 측정할 수 있었다. 전체주파수 변화를 전체 제 어워드값으로 나누어 계산한 주파수 해상도의 경우에는 평균적으로 2.9㎑의 값을 얻을 수 있었다. 이 값은 모의 실험에 비해서는 상대적으로 큰 값이나 기존의 연구결 과 및 사용한 공정을 감안할 경우 낮은 값이며, 이를 통. 그림 8. Fig. 8.. 미세 주파수 제어 워드에 따른 주파수 간격 DCO frequency step vs. fine frequency control word.. 그림 10. 오실로스코로 측정한 DCO의 출력주파수 Fig. 10. The measured DCO output frequency using oscilloscope..

(6) 28. 1.42 - 3.97㎓ 디지털 제어 방식 LC 발진기의 설계. 이종석 외. 적용하여 위상잡음 특성에서 우수한 특성을 가질 수 있. 표 1. 기존 연구와의 성능비교 Table 1. The performance comparison.. 도록 설계를 하였으며 바이어스 전류를 조절하는 구조. 본 연구. [7] ISSCC 2010. [8] RFIC 2009. 를 통하여 전류소모와 해상도 제어의 유연성을 증가시. 구조. NMOS쌍. NMOS쌍. NMOS쌍. 측정결과 설계한 DCO는 2.7㎓의 중심주파수를 가지. 공정. 180㎚. 65㎚. 180㎚. 전원. 1.8. 1.8. 1.8. 출력주파수 해상도 전력소모 위상잡음 FoM DCO 면적. 1.42～3.97㎓ 2.62～3.3㎓ 2.8～7.1㎑ 150～1.5㎑ 30.6～46.8㎽ 28.8㎽ -114.8dBc/㎐ -127.5dBc/㎐ -166dBc/㎐ -183dBc/㎐ 2.7㎟ 0.32㎟. 켰다. 며 2.5㎓의 넓은 주파수영역을 가짐을 확인할 수 있었 다. 또한 미세 캐패시터 튜닝뱅크를 제어하여 2.9㎑～. 5.7～6.3㎓ 90㎑ 9.2㎽ -117dBc/㎐ -183dBc/㎐ 0.48㎟. 7.1㎑의 주파수 해상도를 얻을 수 있었으며, coarse 캐 패시터 튜닝 뱅크를 제어하여 1.42～3.97㎓까지 주파수 대역을 선택할 수 있었다. 본 연구를 통하여 일반적인 공정을 사용하는 경우에 도 높은 주파수해상도의 DCO가 구현 가능함을 확인하. 은 값이나 출력주파수가 2배 이상 높은 경우이므로 해. 였고, 광대역 주파수 생성이 가능함을 측정을 통하여. 상도도 이에 비례해서 증가함을 확인할 수 있었고,. 확인하였다. 제안하는 DCO는 3G, 4G, Wibro, ISM. DCO의 출력주파수 전 영역에 대한 특성이 비교적 양. band 및 위성 DMB 등 다양한 주파수 영역에서 사용이. 호함을 확인할 수 있었다.. 가능하고 All Digital PLL의 핵심블록으로 사용이 가능 할 것으로 여겨진다.. 그림 9는 DCO 출력을 측정한 결과이다. DCO의 출 력 주파수가 높기 때문에 내부적으로 16 분주기를 지난. 참고문헌. 후의 출력을 디지털출력 PAD를 통하여 나오도록 한 후에 측정을 하였다. 측정결과 출력주파수는 89㎒이고 이는 내부적으로. [1] I. Young et al., “A PLL clock generator with 5 to 110㎒ lock range for microprocessors,” in IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, pp.50-51, Feb. 1992. [2] 임경원 et al., “전압제어 선형저항을 이용한 ㎓ 대 역 셀룰러 가변 발진기 네트웨크 회로 설계,” 대한 전자공학회, 2011년 SoC 학술대회, pp.327-330, 2011. 4. [3] 부영건 et al., “능동 인덕터를 이용한 광대역 디지 털 제어 발진기의 설계,” 대한전자공학회논문지, 제 48권 SD편 제 3호, pp.34-41, 2011. 3. [4] A. V. Rylyakov, J.A. Tierno, G.J. English, D. Friedman, and M. Meghelli, “A Wide Power-Supply Range (0.5V-to-1.3V) Wide Tuning Range(500㎒-to-8㎓) All-Static CMOS AD PLL in 65㎚ SOI,” IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, pp.172-173, Feb. 2007. [5] Y. Chen et al., “A 9㎓ Dual-Mode Digitally Controlled Oscillator for GSM/UMTS Transceivers in 65㎚ CMOS,” IEEE Asian Solid-State Circuit Conference 2007, pp.432-435, Nov. 2007. [6] R. B. Staszewski, C. Hung, N. Barton and M. Lee, “ A Digitally Controlled Oscillator in a 90nm Digital CMOS Process for Mobile Phones,”. 1.424㎓의 발진을 하고 있음을 보여주는 결과이다. 다음 그림 10은 오실로스코프를 이용하여 설계한 DCO의 출력을 16 분주한 결과를 확인하여 보았다. 측정결과 133.3085㎒의 주파수가 측정되었고 여기에 16을 곱하면 DCO가 2132.74㎒의 주파수를 제공하는 것 을 확인할 수 있다. 제안하고 설계한 DCO의 특성을 기존의 연구와 비교 하여 이를 표로 정리하였다. 180㎚의 동일한 공정에서의 성능을 비교할 때 높은 해상도를 확인할 수 있으며, 65㎚의 고급 공정과 비교 하여 더 높은 출력 주파수를 확인할 수 있다.. Ⅳ. 결 론 넓은 주파수대역과 높은 해상도를 가지는 DCO를 180㎚ TowerJazz RF CMOS 공정을 사용하여 설계하 고 제작하여 성능을 검증하였다. 2개의 cross-coupled 차동 NMOS 코어를 사용하였고, 캐패시터 축퇴 기법을 사용하여 미세 캐패시터 뱅크의 변화값을 수십 aF 수 준으로 최소화 하였다. 바이어스 회로에는 필터 구조를. (294).

(7) 2012년 7월 전자공학회 논문지 제 49 권 SD 편 제 7 호 Journal of The Institute of Electronics Engineers of Korea Vol. 49-SD, NO. 7, July 2012. 29. IEEE Journal of Solid-State Circuits, Vol. 40, No. 11, pp.2203-2211, Nov. 2005. [7] Luca Fanori et al., “3.3㎓ DCO with a Frequency Resolution of 150Hz for All- Digital PLL,” IEEE International Solid-State Circuits Conference, pp. 48-51, Feb. 2010. [8] Sang-Sun Yoo et al., “A 5.9㎓ LC-Based Digitally Controlled Oscillator with High Frequency Resolution Using Novel Varactor Pairs,” 2009 IEEE International Symposium on Radio-Frequency Integration Technology (RFIT), pp. 195-198, 2009.. 저 자 소 개. 이 종 석(학생회원) 2009년 숭실대학교 정보통신전자 공학부 학사 졸업. 2009년～현재 숭실대학교 전자공학과 석박사과정 <주관심분야 : PLL, all digital PLL>. 문 용(정회원)-교신저자 1990년 서울대학교 전자공학과 학사 졸업. 1992년 서울대학교 전자공학과 석사 졸업. 1997년 서울대학교 전자공학과 박사 졸업. 1997년～1999년 LG반도체 선임연구원 1999년～현재 숭실대학교 정보통신전자공학부 부교수 <주관심분야 : PLL, 저전력회로, 혼성신호 IC, RF 회로 등>. (295).

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