3차원 SONOS 낸드 플래쉬 메모리 셀 적용을 위한 String 형태의 폴리실리콘 박막형 트랜지스터의 특성 연구
최채형†·최득성·정승현 영남이공대학교 전자정보계열
A Study on Poly-Si TFT characteristics with string structure for 3D SONOS NAND Flash Memory Cell
Chae-Hyoung Choi†, Deuk-Sung Choi, and Seung-Hyun Jeong
Div. of Electronics & Information Engineering, Yeungnam University College, Hyeonchung-ro 170, Nam-gu, Daegu 42415, Korea (Received February 27, 2017: Corrected June 14, 2017: Accepted July 17, 2017)
초 록: 본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가 를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하 였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로 그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다.
Abstract: In this paper, we have studied the characteristics of NAND Flash memory in SONOS Poly-Si Thin Film Transistor (Poly-Si TFT) device. Source/drain junctions(S/D) of cells were not implanted and selective transistors were located in the end of cells. We found the optimum conditions of process by means of the estimation for the doping concentration of channel and source/drain of selective transistor. As the doping concentration was increased, the channel current was increased and the characteristic of erase was improved. It was believed that the improvement of erase characteristic was probably due to the higher channel potential induced by GIDL current at the abrupt junction. In the condition of process optimum, program windows of threshold voltages were about 2.5V after writing and erasing. In addition, it was obtained that the swing value of poly Si TFT and the reliability by bake were enhanced by increasing process temperature of tunnel oxide.
Keywords: SONOS, Poly-Si, TFT, Sting, Selective Transistor, Cycling, Bake, Program, Erase, Tunneling oxide
1. 서 론
휴대폰, 초경량 노트북 등 휴대용 전자기기 시장이 급 격하게 확대되고 있으며 그에 따라 비휘발성 메모리인 낸 드 플래쉬(NAND flash) 기억 소자의 시장도 기존 디램 (DRAM) 시장과 비슷한 크기로 비약적으로 성장하고 있 다. 낮은 비용과 높은 집적도를 필요로 하는 시장의 요구 에 따라 낸드 플래쉬 기억소자의 물리적 스케일링(scaling) 도 매우 도전적으로 행해지고 있는데, 그동안 2차원 평판
(planar) 낸드 플래쉬 기술의 연장선에서 스케일 다운이 이루어 졌으나 여러 기술적 난제가 도래한 시기가 되었 다. 예를 들면 셀과 셀 사이의 간섭 효과에 의한 문턱 전 압 상승 문제와 잡음 효과에 의한 문턱 전압이 넓어지는 문제 등이 있다.1-4) 또한 신뢰성 문제도 매우 중요한데 삭 제와 쓰기 반복 스트레스(erase/write cycling) 테스트를 진 행하면 문턱 전압의 분포 특성이 넓어지는 방향으로 열 하된다. 일반적으로 멀티 레벨 낸드 플래쉬에 삭제/쓰기 반복과 열적 스트레스를 인가하면 셀의 문턱 전압 분포
†
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© 2017, The Korean Microelectronics and Packaging Society
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는 초기 설계 보다 넓어져 각 레벨별 구분되어야 할 특성 이 사라지게 되어 오동작을 일으킬 수 있다.5-6) 이를 해결 하기 위한 방법으로 플로팅 게이트의 물리적 높이를 줄 이거나 게이트를 둘러싼 절연체로 매우 낮은 유전상수를 갖는 물질을 사용하여 셀과 셀 사이의 간섭을 줄이는 연 구들이 진행 되어 왔다.7)
그러나 10 nm 기술 노드 이하로 스케일다운 시 상기의 방법들로는 기술적 한계를 극복하는 것이 매우 어렵다.
그 이유는 스케일다운 시 게이트와 게이트 사이의 거리 가 점차 가까워짐에 따라 내부 게이트 커패시턴스에 의 해 이웃한 셀들이 서로 커플링 되기 때문이다. 두 번째 쟁 점으로는 플로팅 게이트 방식에서는 게이트 높이가 매우 높아 게이트 사이의 주어진 공간에 갭 필링(gap-filling)이 매우 어렵다는 사실이다. 마지막으로 터널 산화막이 다 이렉트 터널링(direct tunneling)과 트랩 어시스턴스 터널 링(trap-assisted tunneling)에 대해 데이터 보유 기준 특성 을 만족하기 위해서는 최소 보장해야 하는 두께가 있기 때문에 스케일 다운하기가 어렵다.
이러한 문제 해결을 위해 제시된 방법이 3차원 구조를 갖는 낸드 플래쉬 제조 기술이다.8-11) 연구되어진 3차원 낸 드 플래쉬 구조는 수직 채널 구조와 수직 게이트 구조로 나누어지는데 설계 룰의 확장성 증대, 셀의 전류 특성 향 상 및 sub-threshold swing의 개선을 가져온다. 추가적으로 셀과 셀사이의 정전 효과 감소로 데이터 보유 특성도 크게 개선된다. 3차원 구조의 소자는 채널을 폴리실리콘(poly- Si)으로 사용하며, SONOS(Polysilicon-Oxide-Nitride-Oxide- Silicon) 구조를 갖는데 이는 플로팅 게이트가 없고 터널링 과 블로킹 막 사이에 나이트라이드(nitride) 트랩층을 형 성하는 구조이다.12-13) 이로 인해 플로팅 게이트에 비해 구조적 장점이 생겨 스케일링에 유리하다.
본 논문에서는 SONOS 형태의 poly-Si TFT(Thin-Film Transistor) 소자에서 낸드 플래쉬 기억소자 특성에 대해 연구하였다. 채널로 폴리 실리콘을 사용할 경우 다결정 폴리실리콘의 그레인 크기 및 경계면의 특성에 따라 영 향을 받는데, 전기적 특성으로는 이동도가 감소되며, 트 랜지스터의 특성이 나빠진다.14-15) 각 공정 변수, 즉 채널 폴리실리콘의 두께, 도핑 농도, 선택 트랜지스터의 source/
drain 농도, 게이트 산화막 조건 변화에 따른 폴리실리콘 TFT 특성 변화에 대해 연구하였고, 제작된 샘플에 대해 프로그램/삭제 쓰기 cycling 검사 및 베이커 등 신뢰성 검 사를 실시하여 평가 하였다.
2. 실 험
본 연구에서 사용한 소자는 3차원 낸드 플래쉬 메모리 적용을 염두에 두고 채널을 폴리 실리콘을 적용한 박막 형 트랜지스터(Poly-Si TFT)를 다음과 같은 방법으로 형 성하였다.
벌크 실리콘 위에 폴리실리콘 채널과의 절연을 위해 열
적 산화막을 절연막 역할로 증착 후 도핑이 되지 않은 채 널 폴리실리콘을 증착하였다. 채널에 N 형 이온 주입 후 폴리실리콘에 도핑이 균일하게 되도록 열처리 600oC, 4 시간을 실시하였다. 채널의 도핑 농도에 따른 소자 특성 변화를 알아보기 위해 채널 도핑 농도를 변화 시키는 실 험을 하였다. 또한 두께 변화도 실험 하였다. 도핑 후 트 랜지스터의 채널 영역을 string 형태가 되도록 포토리소 그래피 작업을 하여 패턴을 형성하였다. SONOS 구조를 형성하기 위해 Oxide-Nitride-Oxide(ONO)를 순차적으로 증착하였는데 ONO의 경우 채널 폴리실리콘의 윗부분 및 측면에도 증착이 된다. 게이트 폴리실리콘은 p+(>1×1020/ cm3)형으로 플라즈마 화학기상증착법으로 증착하였다.
Gate 패턴 형성 후 선택 트랜지스터에 접합 구조를 형성 하기 위해 n+형 이온을 주입을 하였다. Fig. 1(a)는 폴리실 리콘 박막형 트랜지스터 소자의 단면 구조를 나타내며, (b) 는 TEM (Transmission Electron Microscope) 이미지이다.
3차원 SONOS 구조의 낸드 플래쉬 메모리 개발을 염두 에 두고 폴리실리콘 박막형 트랜지스터를 string 구조로 제작하고 끝단에 선택 트랜지스터를 배치하여 셀 트랜지 스터와 병행하여 전체 트랜지스터를 평가하였다.
3. 결과 및 토의
Fig. 2는 채널 폴리실리콘의 두께 변화(300Å, 400Å) 및 채널 이온 불순물 농도에(1013~1014/cm3) 따른 폴리 실리 콘 박막형 트랜지스터 string 면 저항 및 소자 전류 특성
Fig. 1. Cross sectional view of poly-Si TFT (a) direction of gate (schematic) (b) direction of channel(TEM image).
을 나타내었다. 채널 불순물 농도의 증가에 따라 면 저항 은 감소하고 그에 상응하여 채널 전류는 증가한다. 이온 농도 증가 시 그레인 경계면내에 전자가 포획되지 않고, 터널링 될 수 있는 확률이 증가하기 때문에 전류가 농도 증가에 따라 증가하는 것이다. 또한 채널 폴리 실리콘의 두께가 두꺼우면 저항은 감소하는데 이는 일반적인 박막 의 면 저항 특성이다. 채널 폴리 실리콘의 두께가 얇을 경 우 불순물 농도에 따른 저항 및 전류 변화가 좀 더 급격 하게 변화함을 알 수 있다. 이러한 원인은 두께 감소에 의 해 source에서 drain까지의 면 저항이 25% 증가하였고, 추 가적인으로 채널 폴리 실리콘의 열처리 시 온도와 시간 에 따라 그레인 특성이 변화 하는데 두께 감소의 경우 폴 리 실리콘내의 그레인의 크기는 작아지고 따라서 그레인 경계면의 밀도는 상대적으로 증가하기 때문에 전자의 이 동도가 감소하고 채널 전류는 작아지게 된다.
폴리실리콘 박막형 트랜지스터 string의 최외각에 있는 선택 트랜지스터(Fig. 1 참조)의 source/drain 농도 변화에 따른 면 저항 및 채널 전류를 Fig. 3에 도식화 하였다. 3 차원 SONOS 구조의 경우 제작 공정에서 셀의 source/
drain은 불순물 투입은 어렵지만 선택 트랜지스터의 source/drain은 주입 가능하다. 선택 트랜지스터의 source/
drain 농도가 증가하면 String의 전체 저항이 감소하여 면
저항이 감소하고 그에 따라 채널 전류도 증가한다. 양 끝 의 저항 성분 즉 부분적 감소에 의해 전체 면 저항 값은 큰 변화를 보이지 않고 채널 전류 또한 적은 변화만을 보 인다. string 셀의 채널 불순문 농도를 주입 하지 않은 경 우와 저농도(1×1013/cm3)로 주입을 하였을 경우를 비교하 면 큰 변화가 보이지 않은데 이는 전체 채널의 면 저항 변화가 작기 때문이다. 선택 트랜지스터의 source/drain 이 온 주입에 따른 삭제 특성을 최적화 된 기존 소자/공정 Fig. 2. Implant dose of channel poly Si versus (a) sheet resistance
of string (b) string current.
Fig. 3. Source/Drain ion implant dose of selective transistor versus (a) sheet resistance of string (b) string current.
Fig. 4. Erase time characteristics versus threshold voltage with varying source/drain ion implant dose of selective transistor.
기술로 진행된 낸드 플래쉬 메모리 소자 특성과 함께 비 교를 위해 Fig. 4에 나타내었다. string 구조로 셀을 형성 시 가장자리 부분에(Fig. 1a) string 전체 셀을 선택하기 위 한 on/off 특성을 결정하는 선택 트랜지스터를 형성하게 된다. 삭제 시간이 증가 할수록 폴리실리콘과 산화막/질 화막 경계면에 포획되어 있는 전하량의 변동이 생기면서 문턱 전압의 변화가 발생한다. 폴리실리콘을 채널로 사용 하는 SONOS string의 경우 삭제 메카니즘은 FN(Fowler- Nordheim) 터널링이 아닌 GIDL(Gate Induced Drain Leakage) 방법을 이용하였다. GIDL의 경우 선택 트랜지스터의 게이 트와 접합 부분의 전압 차이가 큰 경우 에너지 밴딩 현상 이 발생하고 이로 인해 발생하는 누설전류를 말한다. 선 택 트랜지스터의 source/drain 이온 주입 농도에 따른 문 턱 전압 변화를 살펴보면 불순물 농도 증가 시 삭제 특성 이 좀 더 개선됨을 알 수 있다. 접합 영역 농도가 증가하 면 채널과 접합과의 정전용량은 공핍층(depletion layer) 폭의 감소로 증가하고, 접촉 저항 또한 감소하며 이로 인 해 전류도 증가하게 된다. 따라서 선택 트랜지스터의 source/drain 이온 농도가 증가 하면 게이트와 접합 사이 에 급격한 접합(abrupt junction)이 형성이 되고, 전압 차 또한 증가하여 GIDL 현상이 심화 되며 더 많은 홀들이
생성된다. 이러한 홀들은 채널 내의 전위를 증가시키고, 프로그램 되어 있는 셀로 이동하여 삭제특성에 기여하게 된다.
쓰기/삭제 각각에 대한 drain current-gate voltage 특성 을 Fig. 5(a)에 나타내었다. Program-Erase 각각을 실행하 고 전압에 따른 전류 변화를 살펴보면 문턱 전압의 차이 는 대략 2.5V의 프로그램 윈도우를 보인다. 프로그래밍 과 삭제를 반복적으로 실시하여 셀의 신뢰성을 측정하는 cycling 평가 결과를 Fig. 5(b)에 도식화 하였다. 평가 결 과로부터 프로그래밍은 10K 기준 대략 0.2V 문턱 전압 변화를 삭제 시는 10K 기준 대략 0.5V의 문턱 전압 변화 를 보인다. 쓰기와 읽기는 전자와 홀이 질화막을 통과하 면서 이루어지는데 지속적인 쓰기/읽기는 질화막과 채널 폴리실리콘 경계면에 트랩 장소의 생성을 제공하고 이로 인해 문턱 전압의 변화를 가져오게 되는 것이다.16)
폴리 실리콘은 그레인 및 그레인 경계면을 필수적으로 포함하고 있으며, 이를 string 형태의 채널로 사용하는 경 우 전하를 축적하게 되는 채널의 상단 표면은 Si 단결정 을 사용하는 경우에 비해 매우 거친 상태가 된다. 따라서 우수한 낸드 플래쉬 기억 소자 특성을 얻기 위해서는 후 속 터널 산화막 공정 시 채널 폴리실리콘 표면 특성을 고 려한 적절한 공정 최적화가 요구되어진다.
Fig. 6은 기존 산화막 공정에 온도 변화를 주어 split 하 고 그에 대한 신뢰성 평가 한 결과이다. 전반적으로 산화 막 공정 온도 상승 시 표면과의 반응성이 증가하고 트랩 이 감소하여 소자특성 변동폭이 감소하고, swing이 개선 된 결과를 보인다. 그리고 24시간 bake한 전하 보유 (retention) 특성 또한 온도 증가한 산화막 B에서 개선 됨 을 확인 할 수 있었다. 이는 온도 증가한 경우 표면의 반 응성이 증가 하고 dangling bond 수가 감소해서 전하가 트랩 될 수 있는 장소의 절대적 숫자가 감소 한 것으로 판단된다. string 구조의 경우 채널 폴리의 상단에 비해 측 면에도 상단과 동일한 구조의 채널 폴리와 터널링 산화 막 구조가 존재한다. 이를 평가하기 위해 채널 폭이 넓은 Fig. 5. Program/Erase characteristics of Cell (a) Drain current-gate
voltage characteristics (b) Number of cycling versus variation of threshold voltage.
Fig. 6. Estimation of total charge loss with gate oxide split.
(2µm) 구조를 비교 대상으로 평가 하였는데, 채널 폭이 넓은 구조가 string에 비해 더 좋은 전하 보전 특성을 보 인다. 측면 산화막 구조가 상대적으로 더 많은 트랩 장소 를 제공한다고 생각한다.
4. 결 론
3차원 낸드 플래쉬 기억 소자 개발을 위해 전하 저장 장 소로 SONOS를 채택하고 구조적으로 선택 트랜지스터를 양 끝에 배치한 string 형태로 구성한 폴리실리콘 박막형 트랜지스터를 공정 변수에 따라 특성 분석을 하였다. 셀 의 채널 불순물 농도와 두께에 따른 string 면 저항 특성 및 채널 전류에 대한 평가 결과 적절한 채널 전류를 얻기 위한 공정 설계를 하였다. 또한 선택 트랜지스터의 source/
drain 불순물 농도를 매개 변수로 면 저항 및 전류 특성, 그리고 낸드 플래쉬의 삭제 특성을 평가하였는데 농도 증 가 시 삭제 특성이 개선됨을 확인 하였다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도 우가 대략 2.5V인 특성을 얻었다. 신뢰성 측정 항목인 cycling 측정결과 10K 기준 프로그램은 0.2V, 삭제는 0.5V 의 문턱 전압 변동폭을 갖는 것을 확인하였다. 터널 산화 막의 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선된 결과를 얻었다.
감사의 글
본 논문을 위해 실험과 샘플 제작 그리고 결과에 대해 깊은 관심과 토의에 참여 하시고 도움 주신 것에 박성계 박사님께 감사를 드립니다.
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