Bumpless 접속 기술을 이용한 웨이퍼 레벨 3차원 적층 기술
김영석† 동경 대학교
3D Integration using Bumpless Wafer-on-Wafer (WOW) Technology
Young Suk Kim†
The University of Tokyo, School of Engineering, 2-11-16 Yayoi, Bunkyo-ku, Tokyo 113-8656, DISCO CORPORATION, 13-11 Omori-Kita 2-chome, Ota-ku, Tokyo 143-8580
(2012년 12월 8일 접수: 2012년 12월 18 수정: 2012년 12월 20일 게재확정)
초 록: 본 논문은 기존의 미세화 경향에 대한bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층 기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 문제점과 그 해결책에 대해 자세히 설명하며, 특히 10 µm 이하로 박막화한 로직 디바이스의 특성 변화에 대한 결과를 보고한다. 웨이퍼 박막화 공정 에서는 기계적 강도 변동 요인, 금속 불순물에 대한 gettering 대책에 대해 논의되며, 본딩 공정에서는 웨이퍼의 두께 균 일도를 높이기 위한 방법에 대해 설명한다. TSV형성 공정에서는 누설 전류 발생 원인과 개선 방법을 소개한다. 마지막 으로 본 기술을 적용한 3차원 디바이스에 대한 roadmap에 관해 논의할 것이다.
Abstract: This paper describes trends in conventional scaling compared with advanced technologies such as 3D integration (3DI) and bumpless through-silicon via (TSV) processes, as well as the characteristics of CMOS (Complementary Metal Oxide Semiconductor) Logic device after thinning the wafers to less than 10µm. Each module process including thinning, stacking, and TSV, is optimized for 3D Wafer-on-Wafer (WOW) application. Optimization results are discussed with valuable data in detail. Since vertical wiring of bumpless TSV can be connected directly to the upper and lower substrates by self-alignment, bumps are not necessary when TSV interconnects are used.
Keywords: 3D-IC, TSV, Bumpless, WOW, CMOS transistor
1. 서 론
1970년대부 지금까지 반도체 산업은 회로 미세화에 따 른 집적도 및 성능 향상, 그리고 실리콘 웨이퍼의 대구경 화에 의한 비용 절감 효과를 누리면서 성장해 왔다(Fig. 1).
특히 소자의 미세화는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) scaling 이라는 법칙에 따라 트랜 지스터의 게이트 길이(Lg), 전원 전압(Vdd), 게이트 산화 막 두께(Tox) 등을 한 세대당 0.7배 축소함으로써 전력 밀 도는 전 세대와 같으면서 트랜지스터의 밀도는 2배, 동작 주파수는 1.4배 향상된 LSI가 실현 가능했다.1-2) 하지만 130 nm node를 경계로 막대한 개발 투자비의 증가와 기 술적 한계가 대두하기 시작하면서 반도체 산업은 큰 전 환기를 맞이하게 되었다. Fig. 2는 반도체 학회 등에 발표 된 CMOS(Complementary Metal Oxide Semiconductor) 트
랜지스터의 미세화와 동작 전류(Ion)의 경향을 정리한 결 과이다. 결과에서 보이듯이 130 nm node를 기점으로 산 화막 두께, 전원 전압, 그리고 동작 전류의 둔화가 보이 기 시작한다. 둔화한 가장 큰 이유는 게이트 산화막의 누 설 전류 증가와 게이트 길이 축소에 따른 short channel effect(SCE)로 인한 off 상태에서의 누설 전류(subthreshold leakage current: Isub) 증가 때문이다.3) 즉, 단순 미세화만으 로는 지금까지의 미세화 혜택을 누릴 수 없게 된 것을 의 미한다. 이런 이유로 strain engineering, SOI(silicon on insulator), high-k/metal gate, tri-gate등 미세화가 아닌 기술 로 트랜지스터의 성능을 증진시키려는 움직임이 90 nm node부터 일기 시작했다.3-6)
이상의 기술적, 경제적 한계 때문에 과거에 경험한 반 도체 산업 고유의 고 성장률은 둔화하고 투자와 이익의 균형도 깨지게 되었다. 그 반면에 고집적 디바이스의 저
†Corresponding author
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가화와 고성능화에 대한 요구는 여전히 왕성하기에 300 조원 규모의 반도체 시장은 여전히 매력있는 시장으로 인 정받고 있다(Fig. 3). 이러한 배경으로 미세화 일변도에서 벗어난 3차원 적층 디바이스를 사용한 움직임이 활발해 지고 있다. 또한, 새로운 killer application으로 mobile 디 바이스와 cloud computing이 주목을 받고 있고, 이 분야 에서 3차원 디바이스 활용을 기대하고 있다.
2. 2차원에서 3차원으로의 파라다임 변화 서론에서 언급했듯이 지금까지는 소자의 미세화를 통 한 고집적화와 고성능화를 실현해 왔으나 미세화에 대한 기술적, 경제적 이유 때문에 3차원 적층 기술로 성능과 접적도를 높이려는 움직임이 크게 대두하고 있다.7-8) Fig.
4에 기존의 2차원 미세화에 대한 3차원 집적 기술의 장 점을 열거했다. 3차원 집적 기술의 가장 큰 장점은 디바 이스간을 TSV(through-silicon via)를 사용해 수직으로 연 결함으로써 배선 길이를 극적으로 줄일 수 있고, I/O 수 를 큰 폭으로 늘릴 수 있어 대역폭(bandwidth)을 높일 수 있다. 또한 I/O 수를 증가하면서 동작 주파수를 낮춤으로 써 전체 전력 소모도 큰 폭으로 줄일 수 있다. 대역폭은 데 이터 전송에 사용되는 주파수의 폭이며 폭이 넓을수록 단 위 시간당 보내는 정보량도 많이 보낼 수 있게 된다. 즉, 대 역폭은 I/O 수와 동작 주파수에 비례한다. DRAM은 대역 폭을 높이기 위해 지금까지는 주파수를 높여 왔다. 하지만 Fig. 1. Trends in scaling and wafer enlargement (wafer surface). ITRS
(International Technology Roadmap for Semiconductor) reports were used as a reference.
Fig. 2. Trends of scaling parameters in transistor.
Fig. 4. Comparison of conventional 2D and 3D integration and advantage of 3D integration.
Fig. 3. Annual growth rate of semiconductor market.
주파수를 높이면 그만큼 소비 전력도 증가하는 문제점이 발생하고, 또한 CPU의 처리 성능의 발전에 비해 상대적 으로 낮은 개선도에 그쳐 왔다. CPU가 아무리 고속으로 정보를 처리해도 결국 메모리의 정보 처리가 완료될 때까 지 CPU도 대기해야 하는 performance gap이 존재한다.9) 특히 CPU의 multi-core화에 의해 core 수가 증가 경향에 있 고, I/O 당 대역폭을 보다 넓혀야 할 필요가 있기에 3차 원 구조가 주는 이 장점은 현존하는 이런 문제들을 해결 해 줄 수 있는 좋은 방법이다.
두 번째로 2차원이 아닌 3차원으로 디바이스를 적층 함 으로써 단위 면적당 집적도 혹은 용량을 늘릴 수 있다. 예 를 들면 최첨단 node의 기술 대신 전 세대 node를 제작한 디바이스를 3차원으로 적층 함으로써 올린 만큼 용량을 늘릴 수 있다. 또한, 서로 다른 기술 node로 제작한 디바 이스를 조합해서 적층함으로써 비용 절감 효과도 얻을 수 있다. 세 번째로는 서로 다른 기능의 디바이스를 적층함 으로써 패키징의 체적 및 footprint를 줄일 수 있어 전체 form factor를 작게 만들 수 있다. 이는 mobile디바이스에
새로운 응용의 길을 열어 줄 것이라 기대된다.
3차원 디바이스를 제작하는 데는 비용, 수율, 디바이스 종류에 따라 크게 3가지 방법이 제안되고 있다(Fig. 5).
Chip과 chip을 flip chip bonder를 사용해 적층 하는 Chip- on-Chip(COC) 는 현재 가장 많이 적용되고 있으나 제작 비용이 크기에 대량 생산에 적용하기에는 많은 문제점들 이 산적해 있다. 최근에는 Logic과 Memory를 적층하는 방법으로 Chip-on-Wafer(COW) 가 주목을 받고 있다.
COW는 heterogeneous integration에 적합한 방법이긴 하 나 역시 비용면에서 문제점은 남아 있다. 세 번째로 웨이 퍼 상태에서 웨이퍼 박막화와 접합을 실시하는 Wafer-on- Wafer(WOW)는 3차원 디바이스, 특히 homogeneous integration를 위한 대량 생산에 적합한 방식이다. 수율이 다른 웨이퍼를 적층함에 따른 전체 수율 변동 등이 과제 로 남아 있긴 하나, 3차원으로 적층 한 각각의 디바이스 를 하나의 디바이스로 제어하는 설계 기술이 따라 준다 면 제작 비용면에서 가장 유리한 방법이다. 본 연구실은 초기부터 대량 생산 가능한 기술에 관심을 가져왔기에 WOW 방식을 집중적으로 개발해 왔고, 본 논문에서 지 금까지의 개발 현황에 대해 보고 하려고 한다.
3. Bumpless TSV를 사용한 WOW 기술 3.1. WOW process flow 및 Bumpless TSV
TSV 형성 방법과 본딩 방식에는 여러 가지 방법이 있 다. 일반적으로 via middle TSV에 µ-bump를 사용해 적층 하는 방식이 널리 사용되고 있다. Via middle 방식은 트 랜지스터 제작 공정 후TSV를 형성하는 방식이며, 웨이퍼 를 박막화 한 후 backside process를 통해 박막화된 면에 µ- bump를 만들어 이 bump로 디바이스간 본딩을 한다. 본 연 구실에서 개발하고 있는 TSV공정은 via last/front side after thinning이다(Fig. 6). 실리콘 웨이퍼(Si2)는 temporary adhesive를 사용해 웨이퍼 전면부를 support glass에 웨이 Fig. 5. Cost efficiency as a function of production size in 3D-IC
manufacturing.
Fig. 6. Sequence of Wafer-on-a-Wafer (WOW) process.
퍼 레벨로 본딩을 한 후, grinder 장비로 10에서 20 µm까 지 박막화 한다. 박막화 된 웨이퍼는 다시 CYCLOTENE™ 이란 permanent adhesive를 사용해 다른 실리콘 웨이퍼 (Si1)에 back-to-face로 웨이퍼 레벨 본딩이 실행된다.
Support glass를 분리한 후에 적층된 웨이퍼의 표면을 포 토리소그래피와 드라이 에칭법을 사용해 TSV를 형성한 다. 에칭에 의해 실리콘 웨이퍼가 노출되기에 SiN나 SiO2
를 증착해서 측면을 보호하고, 이방성 에칭을 함으로써 밑의 웨이퍼(Si1)의 RDL(re-distribution layer)층이 노출되 게 된다. 그다음 barrier metal, Cu-seed layer를 PVD (physical vapor deposition)법으로 형성, ECP(Electro- chemical plating)법으로 Cu배선층 형성, 마지막으로 Dual damascene CMP(chemical-mechanical polishing)법10) 으로 RDL과 TSV부를 평탄화하면 2장의 웨이퍼 적층이 완료 된다. 이 방식을 반복함으로써 원하는 만큼의 웨이퍼를 적층할 수가 있다. 이렇게 적층된 웨이퍼를 최종적으로 singulation하면 하나의 개별 디바이스가 완성이 된다.
이상의 프로세스에서 알 수 있듯이 웨이퍼간 본딩은
permanent adhesive가 주요한 역할을 하며 전기적으로는 Cu TSV와 Cu RDL이 bump없이 접촉하는 구조가 된다.
또한, 웨이퍼 레벨로 박막화를 한 후 TSV를 형성하기에 Aspect Ratio(AR)가 작은 TSV를 형성할 수 있어서 TSV 공정 비용도 절감되며 앞으로 TSV의 미세화도 쉽게 실 현할 수 있다. Bump를 사용할 경우 TSV보다 bump pitch 의 축소가 중요한 것과 비교하면 Terabyte급의 대역폭을 확 보하는 데 있어서 중요한 장점이기도 하다. 또한, µ-bump 를 사용한 구조와의 비교에서 알 수 있듯이 본 연구실에서 제안하는 구조는 더 얇고 많은 TSV를 형성할 수 있다(Fig.
7a). 예로 4장을 적층할 경우 일반적인 bump 구조보다 1/3 정도 얇게 만들 수 있다(Fig. 7b). 다음 장부터는 각각의 프 로세스별 특징 및 최적화 방법을 논의하겠다.
3.2. Wafer thinning과 temporary 본딩 기술
3차원 적층에서 웨이퍼 박막 기술은 없어서는 안되며 웨이퍼의 두께가 얇아질수록 프로세스의 최적화가 중요 하다. 웨이퍼 박막 프로세스는 크게 두 가지로 나눌 수 있 다(Fig. 8). 첫 번째는 고속 연삭(back grind: BG) 스텝이 다. 이 과정은 고속으로 웨이퍼를 연삭하며 기계적 연삭 으로 결정이 파괴된 두꺼운 표면 파괴층이 형성된다. 파 괴층은 웨이퍼 혹은 분할된 칩의 기계적 강도를 낮추기 에 stress relief라 불리는 후속 처리가 필요하다. Stress relief 는 고속 연삭용 wheel보다 연삭 입자가 작은 wheel을 사용 한 UPG(ultra polygrind), CMP, 물과 slurry를 필요치 않은 DP(dry polish) 등이 있다. Fig. 8의 TEM(Transmission Electron Microscope)의 결과처럼 각각의 방법에 따라 파괴 층의 두께도 달라진다. 기계적 강도를 높이기 위해 파괴 층을 제거해야 하나 금속 불순물을 포획하는 기능도 있 기에 디바이스의 종류에 따라 최적화가 필요하다.11)
일반적인 웨이퍼 연삭 공정에서는 웨이퍼 뒷면에 테이 프를 붙인 후 공정을 진행하지만 3차원 적층 디바이스를 위한 웨이퍼 박막화에서는 웨이퍼 두께도 더 얇아질뿐더 Fig. 7. Comparison of (a) conventional TSV using bump electrode
and bumpless TSV, and (b) example of total thickness for 4 stacking.
Fig. 8. Two step wafer thinning process including back grind (BG) and post-treatment. There are three types of post-treatment, such as UPG, CMP, and DP. TEM pictures show that thickness of non-crystalline layer depends on the post-treatment.
러 박막화한 다음 후속으로 bump등을 형성하는 프로세 스가 있기에 support 웨이퍼 혹은 glass를 필요로 한다. 본 연구실이 제안한 프로세스에서는 support glass와 박막화 할 웨이퍼를 temporary adhesive를 사용해 본딩 후 기계적 연삭을 통해 원하는 두께만큼 박막화를 한다. 웨이퍼의 두께가 얇을수록 웨이퍼 두께의 균일성을 나타내는 TTV (total thickness variation) 제어는 중요하며 temporary adhesive의 TTV 영향이 크다. Fig. 9는 temporary adhesive 의 TTV가 최종 박막 웨이퍼의 TTV에 어떤 영향을 미치 는지 잘 보여주고 있다. 본 연구실에서는 temporary adhesive의 coating 방법을 최적화해서 결과적으로 박막 웨이퍼의 TTV를 1 µm급으로 개선하는 데 성공했다.
TTV의 개선은 특히 적층 수가 증가할 수록 그 영향이 커 지기에 최적화가 반드시 필요한 기술이다. 이 부분에 관 해서는 별도의 논문에서 자세히 다루고 있다.12)
3.3. TSV 형성 기술
TSV의 AR은 TSV의 직경과 깊이의 비율이다. 일반적 인 via middle의 경우 직경 5 µm의 경우 AR는 6에서 10 정도이지만, 본 연구실의 bumpless WOW 방식을 적용했 을 경우 매우 얇은 웨이퍼를 사용하기에 3이하로 가능하 다. 작은 AR로 TSV 제작이 가능하면 거기에 따른 에칭, 금속 충진 공정 시간을 줄일 수 있고 궁극적으로 제조 비 용 절감 효과를 얻을 수 있다. 에칭 공정면에서도 작은 AR TSV를 적용하면 Bosch 방법과 같은 특별한 프로세 스가 필요하지 않다.13) Fig. 10은 Bosch방법과 direct 에칭 한 각각의 TSV구조와 누설 전류 특성을 나타낸다. Bosch 방법은 주기적인 등방성 에칭과 측변 증착으로 진행하기 에 scallop라고 불리는 micro-step이 TSV 측면에 생성된 다. 이런 scallop는 측면 절연막층에 crack을 형성하며, step coverage를 악화시키는 문제가 있다.14) 반면에 비등 방성 에칭을 이용할 경우 scallop이 없는 깨끗한 측면으 로 가공이 가능하다. 누설 전류의 결과에서 보이듯이 비 등방성 에칭한 TSV가 Bosch 구조에 비해 약 1/10정도 감 소한 것을 알 수 있다. Bosch구조에서 누설 전류값이 큰 것은 측면 절연막에 형성된 crack을 통한 Cu의 확산이 촉 진된점과 scallop에 의한 확산 방지막의 coverage저하가 이유로 고려된다. AR가 큰 TSV를 고속으로 에칭하기 위
해 Bosch법이 적용되고 있으나 본 연구실의 제안한 구조 를 적용했을 경우 비등방성 에칭으로도 TSV 가공이 가 능하다. 또한, 작은 AR TSV는 후속 열 공정에 의한 Cu 의 스트레스도 작기 때문에 신뢰성면에서도 유리한 점을 제공한다.15)
TSV 에칭 후, SiO2나 SiN 같은 절연막으로 측면을 보호 하고, Cu 확산방지를 위해 TiN/Ti, ECP를 위해 Cu seed 층 을 형성한다. 그다음 Cu는 ECP법으로 충진이 된다. 최종 적으로 ECP-Cu는 CMP법으로 평탄화 공정을 진행한다.
일반적으로 void가 없는 TSV를 형성하기 위해서는 TSV 깊이와 같은 정도의 ECP-Cu를 형성해야 하는데, 이때 over burden 커진다. 이 때문에 CMP에 걸리는 공정 시간도 길 어지게 된다. 이 문제를 해결하기 위해 본 연구실에서는 첨가제의 최적화를 통해 양호한 충진 특성과 작은 over burden을 달성하였다(Fig. 11). CMP 고유의 과제로서 Cu 패턴의 패임(dishing)이 있고,16) dishing이 크면 permanent adhesive에 void가 발생하는 문제가 있다. 본 연구실에서는 200 nm이하를 목표로 프로세스를 최적화했다.
4. 디바이스 평가 결과
지금까지는 각 프로세스에 대한 설명과 최적화 결과에 대해 논의를 했고, 이 장에서는 실제 디바이스 웨이퍼를 사용한 전기적 특성 평가결과를 보고한다. 본 평가의 목 Fig. 10. Leakage characteristics as a function of post-annealing temperature for Bosch and direct TSV etching methods.
Fig. 9. TTV improvement by optimizing TTV of temporary adhesive.
적은 웨이퍼의 박막화에 의한 트랜지스터 및 다층 배선 의 특성 변동 확인이다. 평가 디바이스는 300 mm 웨이퍼 상에 45 nm node 기술로 제작한 고성능 CMOS 트랜지스 터이다. 본 기술에는 최신의 strain technology, millisecond annealing, Cu/low-k 배선이 적용되었다.4, 17) 실리콘 웨이 퍼 두께는 7 µm까지 박막화한 후 디바이스 특성 평가를 진행했다(Fig. 12). 7 µm 두께는 원래의 실리콘 웨이퍼 두 께 775 µm에 비교해서 약 1%의 두께이며 이 정도로 얇
은 웨이퍼에 대한 디바이스 평가 결과는 본 연구가 처음 이다.
웨이퍼의 본딩, 박막화, 그리고 웨이퍼 분리 공정 중 트 랜지스터는 외부로부터 기계적 스트레스를 받게 되며 이 때문에 특성 변동도 예상된다. 특히 PMOS(Positive Metal Oxide Semiconductor)는 외부 스트레스에 대해 감도가 높기 에 특성 변동을 쉽게 확인할 수 있다.18) 트랜지스터 특성 변동은 Ion-Ioff(트랜지스터 구동 전류와 누설 전류 특성)로 확인할 수 있으며, 그 결과를 Fig. 13(a)에 표시했다. 이 결 과로부터 7 µm까지 웨이퍼를 박막화해도 트랜지스터 특 성에는 영향이 없음을 알 수 있다. 트랜지스터 채널 부의 외부 스트레스에 의한 이동도 변화도 확인했다. Fig.
13(b)는 Rtotal(기생 저항과 채널 저항의 합)을 게이트 길이 를 따라 작성한 결과로, 선의 기울기는 정공의 이동도를 나타낸다. Ion-Ioff 특성과 마찬가지로 정공의 이동도에도 박막화에 의한 변동은 발견되지 않았다. 즉, 본 연구실이 제안한 박막화 공정을 적용할 경우 로직 디바이스의 경 우 7 µm까지 박막화해도 트랜지스터에 변동은 없음을 보 여준다. 다른 전기 특성에서도 큰 변동은 발견되지 않았 고 별도 논문에서 자세히 설명되고 있다.19, 20)
Fig. 13. Comparison of (a) Ion-Ioff characteristics and (b) total resistance of PMOSFETs before and after wafer thinning down to 7µm.
Fig. 12. SEM image of thinned wafer of 7 um thickness fabricated by the WOW process.
Fig. 11. Cross-sectional SEM image of TSVs after ECD-Cu filling (left) and top view of TSV array after CMP (right).
Fig. 14. Trends of three-dimensional stacked logic/memory structures, assuming six dies for a memory stack, including a control layer, and one microprocessor. Conventional stack structure using micro-bumps (left). Memory stack formed by the WOW process without micro-bumps and a logic/memory stack formed by the COW process (middle).
5. 향후의 개발 방향에 대해
로직, 메모리, 냉각칩을 조합한 3차원 적층 디바이스는 차세대 반도체 디바이스의 새로운 roadmap으로 반도체 기술의 새로운 발전 방향을 제시할 것이다(Fig. 14). 예를 들면 웨이퍼 적층 수와 두께, 적층으로 실현 가능한 메모 리의 용량, TSV 직경 및 밀도 등 새로운 파라메터등이 3 차원 디바이스의 roadmap으로 등장할 날이 머지 않다. 또 한, 적층으로 인한 새로운 냉각 기술도 없어서는 안 되는 부분이며, 별도의 논문에서 논의했다.21)
3차원 기술은 기존의 미세화 및 450 mm 웨이퍼 프로세 스와 연계돼서 개발이 진행되어야 할 것이다. 즉 서로가 독립된 기술이지만 성능과 집적도 향상이라는 같은 목표 를 하고 있기에 서로 융합하는 방향으로 기술 개발이 진 행되어야 할 것이다.
6. 결 론
3차원 적층 디바이스를 위한 10 µm급 두께의 웨이퍼를 bumpless TSV로 적층하는 기술에 대해 논의했다. 요소 기술로서 박막화 기술, 적층화 기술, TSV 형성 기술, 그 리고 박막 웨이퍼의 디바이스 평가 결과를 세부적으로 소 개했다. 본 기술의 가장 중요한 TSV 및 본딩 방법은 bump를 사용하지 않기에 TSV 사이즈 및 밀도에 대한 제 약이 적고 앞으로 1TB/s의 대역폭을 실현하는 데 중요한 기술이 될 것이라 기대한다.
감사의 글
본 연구는 동경대학 및 WOW alliance의 3차원 적층 디 바이스 개발 프로그램으로 진행되었기에 참가분들에 감 사드립니다.
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