Low-Phase Noise Oscillator Using Substrate Integrated Waveguide and Complementary Split Ring Resonator

http://dx.doi.org/ 10.5515/KJKIEES.2012.23.4.468 ISSN 1226-3133 (Print)

「이 논문은 2010년도 정부(교육과학기술부)의 재원으로 한국연구재단의 기초연구사업 지원을 받아 수행된 것임(2010-0004315)」

중앙대학교 전자전기공학부(School of Electrical and Electronics Engineering, Chung-Ang University)

․Manuscript received December 13, 2011 ; Revised January 20, 2012 ; Accepted January 25, 2012. (ID No. 20111213-159)

․Corresponding Author : Sungjoon Lim (e-mail : [email protected])

기판 집적형 도파관(SIW)과 Complementary Split Ring Resonator (CSRR)로 구현한 저위상 잡음 발진기 설계

Low-Phase Noise Oscillator Using Substrate Integrated Waveguide and Complementary Split Ring Resonator

박 우 영․임 성 준 Woo-Young Park․Sungjoon Lim

요 약

본 논문은 기판 직접형 도파관(SIW)에 complementary split ring resonator(CSRR)이 탑재된 저위상 잡음 발진기 를 제안한다. SIW 캐비티의 unloaded Q-factor는 CSRR을 삽입하여 높아졌고, 그 값은 1960을 나타내고 있다. 높

은 Q-factor를 나타내는 SIW 캐비티 공진기에 대한 이론적인 분석과 설계 과정이 제시되어 있으며, 설계된 회로

가 11.3 dBm의 출력 파워와 1-MHz 오프셋에서 —127.9 dBc/Hz의 위상 잡음을 갖는 9.3 GHz의 신호를 발생시킴 을 실험적으로 보여주고 있다.

Abstract

A low phase-noise microwave oscillator is presented by a substrate integrated waveguide(SIW) loading a com- plementary split ring resonator(CSRR) in this paper. The unloaded Q-factor of the SIW cavity is increased by loading a complementary split ring resonator(CSRR) and its value exhibits 1960. It is theoretically and experimentally demon- strated that the proposed circuit generates 11.3 dBm of output power at 9.3 GHz and a phase-noise of —127.9 dBc/Hz at 1-MHz offset.

Key words : Substrate Integrated Waveguide(SIW), Complementary Split Ring Resonator(CSRR), Oscillator

Ⅰ. 서 론

Pendry

가 최초로 제안한 Split Ring Resonator (SRR) 구조는 메타 물질의 구성 요소 중 하나인 음 수의 μ값을 구현한다는 점에서 지난 10여년간 전자 기 학계에서 많은 관심을 받아왔다. 그것에 대한 duality 구조로써, Complementary Split Ring Resonator (CSRR)은 메타 물질을 구성하는 구조 중에 하나로 사용되는 SRR이 슬롯으로 구현된 형태를 일컫는다.

SRR이 특정 주파수에서 음수의 투자율(μ)을 구현 하는 것과 마찬가지로 CSRR은 특정 주파수에서 음 수의 유전율(ε)을 구현할 수 있고, 전송 선로와 공 진 주파수에서 강한 전기적 커플링을 가지게 된다.

이러한 구조들은 평면형으로 구현이 가능하며, 일반

적인 화학 에칭 방법으로 쉽게 제작이 가능할 뿐 아

니라 SRR과 CSRR에 대한 등가 회로 모델에 대한

연구도 매우 활발히 이루어졌다

. SRR은 자성 다

이폴로 등가화 시킬 수 있으며, CSRR은 전기적 다

이폴로 등가화 시킬 수 있다.

한편, SRR은 사각 도파관 내에 삽입하여 도파관 의 차단 주파수 아래에서 역방향 전송을 이룩한 바

있다

. 이러한 현상은 evanescent 파 모드 전송에

의한 것으로 설명할 수 있다

. 이것은 도파관 내부 의 전기적 산란체의 공진으로 발생한 현상이다. 그 렇지만 도파관 내부의 전기적 산란체가 차단 주파수 아래에서 공진을 일으켜 크기를 줄이는데 적합할 지 라도, 도파관 내부 환경으로 인하여 제작이 간단하 지 않는 어려움을 가지고 있다. CSRR은 전기적 다 이폴로 볼 수 있는데, 이는 전기적 산란체의 좋은 구 조로써 활용될 수 있음을 보인 바 있다

. SRR과 마 찬가지로 CSRR도 도파관의 차단 주파수 아래에서 공진을 시키는데 적합한 구조로 사용될 수 있다.

기존의 금속 도파관은 CSRR과 결합시키는 데에 어려움이 있으므로, 우리는 기판 직접형 도파관(SIW) 을 이용할 것이다. 이는 10여년 전에 Ke Wu가 제안 한 구조로써 PCB 기판에 2개열의 비아 어레이를 이 용하여 구현할 수 있다

. SIW는 저비용과 높은

라 CSRR과 결합하여 활용하기에 매우 편리하다. Eva- nescent 모드 이론에 따르면, 도파관의 차단 주파수 아래에서 발생하는 공진은 CSRR을 탑재하여도 구 현이 가능하다

. 또한, CSRR은 높은 Q값을 갖는 특 성이 있으므로 SIW와 결합하여 공진기를 만들면 SIW보다 더욱 높은 Q값을 구현 가능하다. 이는 SIW 의 dominant 모드가 TE

모드인데 비하여 SIW-CS- RR의 dominant 모드는 evanescent 모드이기 때문이다.

모든 무선 통신 시스템의 주파수 변환과 레이다 시스템에는 발진기가 사용되고 있다. 발진기의 위상 잡음을 줄이기 위해서 Leeson의 모델에 의하면, 공 진기의 loaded Q 값(Q

=Q

/(1+β

))을 올려야 한다

. 현대 마이크로파/밀리미터파 발진기 회로는 Dielec- tric 공진기

, sapphire 공진기

등의 높은 unloaded

음 성능을 갖도록 설계된 바가 있다. 하지만 이들은 입체적 구조로 인하여 평면 회로와 집적화시키기에 어려움이 있고, 비싼 가격으로 인해 대량 생산에 불 리하다. 커다란 부피 문제를 해결하기 위해 설계된 ring

, hair-pin

등을 이용한 평면형 공진기는 부피 가 작은 데다 쉽게 제작할 수 있는 장점이 있다. 하

지만 이들은 상대적으로 낮은 unloaded Q 값을 가지 므로 저위상 잡음 발진기 설계에 불리하다. 고성능 의 발진기를 달성하기 위하여 평면형 회로 구현 방 식인 microstrip 또는 co-planar waveguide(CPW)에 SRR 을 활용한 예가 있다

. 이는 기존의 평면형 공진기 에 비해 높은 unloaded Q 값을 가져서 낮은 위상 잡 음을 달성한 예가 있다. 하지만 이들은 상대적으로 낮은 주파수에서 활용되는 형태로써, 밀리미터파 발 진기 설계에 활용될 경우 많은 손실을 발생시키며, 높은 출력 전력을 달성하기 어려운 점이 있다. 앞서 언급한 SIW 기술을 발진기 설계에 활용할 경우, 높 은 출력 전력을 다룰 수 있을 뿐만 아니라, 높은 un- loaded Q 값을 갖는 공진기로 인하여 저위상 잡음 달 성에 유리하며, CSRR을 사용하면 unloaded Q 값을 더욱 높이고 회로 크기 또한 줄일 수 있다

.

본 논문은 CSRR을 이용하여 도파관의 차단 주파 수 아래에서 evanescent 모드로 공진하는 원리를 활 용하여 공진기를 설계하고, 이를 발진기 회로에 적 용시키는 과정에 대하여 논의할 것이다. 이후 CSRR 과 SIW의 높은 Q값이 발진기 성능에 미치는 효과에 대해 실험적으로 알아볼 것이며, 결론을 끝으로 본 논문을 마무리할 것이다.

Ⅱ. SIW-CSRR 공진기에 대한 분석

2-1 SIW-CSRR 공진기 분석

그림 1은 SIW-CSRR 캐비티 공진기의 평면도를

나타내고 있다. Sub-wavelength와 강한 커플링을 가

지기 위해서, 하나 대신에 2개의 사각형 슬롯이 사

용되었다. 그림 1과 그림 4에 나온 바와 같이 캐비티

의 윗면에는 3 mm 길이의 정사각형 CSRR이 사용되

었고, 이는 9.2 GHz에서 반파장의 길이를 갖는 슬롯

공진기로 동작한다. CSRR과 SIW 캐비티의 상호 영

향을 고려하면, EM 시뮬레이션을 통하여 9.3 GHz의

공진 주파수를 얻을 수 있다. 그림 2에는 CSRR의 세

부 치수가 나와 있다. SIW의 TE

모드가 형성되기

위한 차단 주파수 아래에서 공진을 일으키는 것은

도파관에 메타 물질을 구성하는데 활용될 수 있는

CSRR을 삽입하여 이룩한 것이다. 그림 3(a)에 나타

낸 바와 같이 제안된 공진기는 제작되었고, 그림 3

(b)의 S-parameter 결과를 통해 제안된 공진기가 9.3

그림 1 . SIW-CSRR 캐비티 공진기의 평면도. W=14.2 mm, L=13.5 mm, V

=1.5 mm, d=0.8 mm Fig. 1. Geometry and dimensions of the SIW-CSRR

cavity resonator. W=14.2 mm, L=13.5 mm, V

= 1.5 mm, d=0.8 mm.

그림 2. CSRR 구조와 수치. a

=3 mm, a

=0.3 mm, a

= 0.3 mm, a

=0.3mm, a

=0.3 mm, g=0.3 mm Fig. 2. Geometry and dimensions of CSRSR. a

=3 mm,

a

=0.3 mm, a

= 0.3 mm, a

=0.3mm, a

=0.3 mm, g=0.3 mm.

GHz의 공진 주파수를 가짐을 알 수 있다. 이러한 공 진 현상을 분석하기 위해 그림 4에는 9.3 GHz에서의 SIW-CSRR 캐비티의 E-field를 나타내었다. 여기서 보이는 CSRR 바깥의 E-필드 분포는 기하급수적으 로 크기가 소멸되는 Evanescent 공진 현상을 확인할 수 있다.

2-2 Q값과 커플링 계수

공진기의 unloaded Q 값은 다음과 같이 표현할 수 있다.



  ^{ }

   

   

 

₍₁₎

위 식에서

, Q

, Q

는 각각 도체, 유전체, 방사 손실에 의한

(a)

(b)

그림 3. (a) 제작된 SIW-CSRR 캐비티와 (b) S-parameter 결과

Fig. 3. (a) Fabricated SIW-CSRR cavity and (b) its mea- sured and simulated return losses.

그림 4. 공진 주파수에서 SIW-CSRR 캐비티의 E-field 분포

Fig. 4. Electric field distribution of the SIW-CSRR cavity at 9.3 GHz.

실은 거의 없으므로 무시해도 좋을 만큼 작은 값이

다. CSRR은 전기적 다이폴처럼 동작하지만, 대부분

의 방사 에너지는 SIW 내부로 가므로 SIW-CSRR 캐

비티의 누설손실도 무시해도 좋을 만큼 작은 값이 다. 결국 Q

는

와

로 나타낼 수 있으며 , 이들은 각각 다음과 같은 식으로 정리할 수 있다.



 



 

(2)



 



 

 tan (3) 위 식에서 ω

는 공진 주파수를 나타내고, W

는 캐비티에 저장된 전계 에너지, P

와

는 도체와 유 전체에서의 에너지 손실을 나타내며, tanδ는 유전 체에서의 손실을 비례하는 값으로 수치화 시켜 표현 한 것이다. 식 (1)～(3)을 이용하여 계산한 SIW-CS- RR 캐비티의 측정 Q

값은 1,960이 나왔다.

공진 주파수에서 삽입 손실을 이용하여 커플링 계수 β

를 다음과 같이 구할 수 있다.

  log  ^{  }

  

 (4)

위 식에서 RL은 공진 주파수에서의 삽입 손실을 나타낸다. 식 (4)로부터 커플링 계수는 다음과 같은 식으로 유도가 가능하다.



 

 



  



 

(5a)



 

  



 



 

(5b) 식 (5a)과 (5b)에서의 커플링 계수 β

는 1보다 큰 지 작은지에 따라서 over 커플링과 under 커플링으로 구분할 수 있고, 이는 스미스 차트를 통해 쉽게 확인 이 가능하다. 마이크로스트립 선로와 캐비티를 효과 적으로 커플링 시키기 위해서는 급전 선로와 캐비티 가 만나는 지점에 적절한 폭과 간격을 가진 2개의 슬롯을 만들어 전류 프로브로 동작하게 만든다. 이 는 기존의 SIW 캐비티 설계에도 많이 사용되었던 방법으로 이에 대한 자세한 설명은 참고문헌 [18]에 잘 나와 있다. 전류 프로브를 적절하게 만들어 커플 링 계수 β

를 작게 만들면 Leeson의 모델에 나온바 와 같이 큰 값의

을 달성할 수 있다. 일반적인 발 진기 설계에서 β

가 작아지면 위상 잡음은 줄어들

지만 출력 전력도 작아진다. 그러므로 β

는 설계 목 적에 맞는 위상 잡음과 출력 전력을 얻기 위해 정확 한 값을 가져야 한다. 우리의 설계에서는 삽입 손실 은 25 dB이고, β

=1.1이다. 이 값은 거의 critical 커 플링을 나타내는 값으로서 높은 성능의 위상 잡음과 더불어 사용하기에 좋은 출력 전력을 내기 위함이다.

Ⅲ. 발진기 회로 설계

그림 5은 제안된 부성 저항 발진기의 회로 구성도 를 보여주고 있다. 이 회로는 높은 Q값을 갖는 공진 기 회로부와 트랜지스터, 출력 정합단, 바이어스 T, 1/4 파장 길이의 인터디지털 갭 등을 포함하는 디바 이스 회로부로 구성되어 있다. 전체 발진기 회로단 은 |Γ

|와 |Γ

|의 관계로 동작하는데 각각 SIW 공 진기의 반사계수와 능동 디바이스단의 반사계수를 일컫는다. 부성 저항 발진기 설계에서 부성 저항은 3 포트나 4 포트 능동 소자를 이용하여 쉽게 구현할 수 있다. 부성 저항은 손실을 없애고 공진기 회로와 디바이스 회로의 위상 차이를 없애는데 활용된다.

공진이 일어나기 위해서는 다음의 두 가지 조건이 만족되어야 한다.



^

･ 

^{ } ₍₆₎

 

^

^{   }

^

^ ₍₇₎ SIW-CSRR 공진기의 효과를 알아보기 위하여, 마 이크로스트립 선로 구성을 이용하여 9.3 GHz의 출 력 주파수를 갖는 발진기가 설계되었다. 제안된 공 진기는 1 포트 공진기로 구성되어 있다. 발진기는 부

그림 5 . 제안된 부성 저항 발진기의 회로 구성도

Fig. 5. Schematic of the proposed negative resistance

oscillator.

성 저항 방법을 사용하였다. 트랜지스터는 공통 소 스단을 사용하였고, 바이어스 회로를 만들기 위하여 1/4 파장의 레이디얼 스텁이 사용되었으며, 출력단 의 DC 블락을 위해 인터디지털 갭이 사용되었다. 그 림 5에 나온 L

와

의 길이는 최대의 출력 전력을 얻기 위하여 reflection-amplifier 방법을 기반으로 하 여 결정되었다

.

전체 발진기 회로의 성능은 비선형 Harmonic Ba- lance(HB) 시뮬레이터를 이용하여 계산하였다. 트랜 지스터는 Agilent 회사의 ATF36077 pseudomorphic hi- gh electron-mobility transistor(pHEMT)를 사용하였다.

측정을 하여 얻어진 SIW-CSRR 캐비티의 Touchstone 파일은 회로 시뮬레이터로 불러와서 사용하였다. 발 진 조건을 최적화 하기 위해 게이트 부분에

의 길 이를 갖는 65옴 마이크로스트립 전송 선로가 삽입되 었다.

Ⅳ. 제작과 측정

그림 6에는 0.8 mm의 두께와 ε

=2.33, 탄젠트 손 실 tanδ=0.0012를 갖는 5870 기판 상에 제작된 부성 저항 발진기의 사진을 보여주고 있다. 그림 7에는 설계된 발진기의 출력 스펙트럼을 보여주고 있다.

제안된 발진기는 SMA 커넥터와 스펙트럼 분석기 (애질런트 E4440A)를 사용하여 측정하였다. SIW는 기본적으로 윗 판과 아랫 판 사이가 비아를 통하여 연결되어 있기 때문에, 게이트 전압인 V

=0 V, V

= 1.5 V, I

=20 mA를 pHEMT에 DC 바이어스 전압으 로 인가하였다. 그림 7에 나온 것처럼 발진 주파수 는 9.3 GHz이고, 출력 전력은 1.3 dBm으로 케이블 손

그림 6. SIW-CSRR 캐비티 공진기를 이용하여 제작된 부성 저항 발진기

Fig. 6. Fabricated negative resistance oscillator using the SIW-CSRR cavity.

그림 7. SIW-CSRR 발진기의 측정된 출력 스펙트럼 Fig. 7. Measured output power spectrum of the proposed

SIW-CSRR oscillator.

그림 8. SIW-CSRR 발진기의 측정된 위상 잡음 Fig. 8. Measured phase noise of the proposed SIW-CSRR

oscillator.

실을 고려하면 실제 11.3 dBm의 크기를 갖는다. 가 장 큰 2차 고조파의 전력은 —27 dBm으로 첫 번째 발진 주파수에서 나오는 전력에 비해 38 dBc의 su- ppression을 갖는다. 위상 잡음은 다음의 관계식에 의 해 표현될 수 있다.

_{ }_{  }_{   } log

(8)

사이드 캐리어 파워(P

), Resolution Bandwid-

th(RBW), 출력 파워(P

) 등을 고려하여 위상 잡

음을 측정하면 그림 8에 나온 바와 같이 1-MHz 오프

셋 주파수에서 —127.91 dBc/Hz의 값을 나타내고 있

다. 오프셋 주파수가 5 MHz 정도를 넘어가기 시작

하면 noise floor로 인해 위상 잡음은 —140 dBc/ Hz

이하 측정이 불가능하다.

Ⅴ. 결 론

이 논문에서는, SIW-CSRR 캐비티를 기반으로 낮 은 위상 잡음을 갖는 발진기가 설계되었다. SIW- CSRR 캐비티 공진기의 원리가 제안되었고 분석되 었다. 제안된 방법으로 공진기의 공진 주파수는 9.3 GHz를 나타내고 있으며, 공진기의 높은 Q값으로 인 해 낮은 위상 잡음을 달성토록 한다. 발진기를 설계 하기 위해서 EM 시뮬레이션과 비선형 HB 시뮬레이 션이 모두 사용되었다. 측정된 출력 주파수는 9.3 GHz에 위치하고 있으며, 출력 전력은 11.3 dBm이고, 위상 잡음은 1 MHz 오프셋 주파수에서 —127.9 dBc/

Hz이다. 낮은 위상 잡음과 높은 고조파 억제가 얻어 졌다. 제안된 발진기 개념은 저렴한 가격과 높은 성 능을 요구하는 마이크로파/밀리미터파 회로 설계에 유용하게 사용될 수 있을 것이다.

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박 우 영

2009년 8월: 중앙대학교 전자전기 공학부 (공학사)

2011년 8월: 중앙대학교 전자전기 공학부 (공학석사)

[주 관심분야] Metamaterial, 마이크 로파 회로

임 성 준

2002년 2월: 연세대학교 전자공학 과 (공학사)

2004년 3월: University of California Los Angeles 전기공학과 (공학석 사)

2006년 3월: University of California Los Angeles 전기공학과 (공학박 사)

2006년～2007년: University of California, Irvine Post-Doc.

2007년 3월～현재: 중앙대학교 전자전기공학부 조교수

[주 관심분야] 안테나, 마이크로파 회로