A low-power 10 Gbps CMOS parallel-to-serial converter

A low-power 10 Gbps CMOS parallel-to-serial converter Jae Hoon Shim ^†

Abstract

This paper presents a 10Gbps CMOS parallel-to-serial converter for transmission of sensor data. A low-noise clock multiplying unit(CMU) and a multiplexer with controllable data sequence are proposed. The transmitter was fabricated in 0.13 um CMOS process and the measured total output jitter was less than 0.1 UIpp(unit-interval, peak-to-peak) over 20 kHz to 80 MHz bandwidth. The jitter of the CMU output only was measured as 0.2 ps,rms. The transmitter dissipates less than 200 mW from 1.5 V/2.5 V power supplies.

Key Words : serializer, multiplexer, CMOS

1. 서 론

최근 개발되는 이미지 센서의 픽셀 수가 크게 증가 하면서 센서 어레이로부터 수집된 데이터를 전송하는 데 필요한 속도 또한 크게 증가하고 있다 . 특히 다수의 이미지 센서로부터 영상을 취하여 실시간으로 처리하 는 응용 분야에서는 매우 높은 속도의 데이터 전송 속 도가 요구 된다 . 최근의 이미지 센서들은 수 Gbps 급

의 전송 속도를 필요로 하기도 한다 ^[1,2] .

전송 속도가 증가함에 따라 기존의 병렬 방식의 데이 터 전송은 전력 소모가 클 뿐만 아니라 클럭 신호 및 데이터 신호들 간의 위상 차로 인해 안정적인 데이터 송수신이 어려운 단점을 가지고 있다 . 또한 EMI(elec- tro-magnetic interference) ^{문제도 심각해진다} . ^{이에 반해}

시리얼 통신은 상대적으로 저전력에 안정적인 통신이 가능하기 때문에 고속의 데이터 전송이 필요한 하드 디 스크 인터페이스 , ^{디스플레이} , ^{초고속 인터넷 등의 분야}

에서는 대부분 시리얼 통신이 사용 되고 있고 , 수 Gbps

급의 데이터 전송이 가능한 여러 시리얼 인터페이스 표 준들에 대한 연구 개발이 활발히 진행되고 있다 .

수 Gbps 급의 데이터 전송이 필요한 시스템에서는

고속 동작을 위하여 SiGe 나 GaAs 등의 화합물 반도체

를 많이 사용해 왔으나 CMOS ^{공정이 발달함에 따라}

최근에는 CMOS 를 이용한 구현이 많이 보고 되고 있

다 ^[3-6] . CMOS 를 이용할 경우 CMOS 센서 , 디지털 회

로 등과의 집적이 가능하고 비용이 낮아지는 장점 이 외에도 전력 소모를 낮출 수 있는 큰 장점을 갖고 있다 . SiGe 등을 이용한 10 Gbps 송수신기의 경우 대부분

1 W 이상의 전력을 소모하는 반면 ^[7,8] CMOS 의 경우

이보다 적은 전력을 소모한다 . 전력 소모가 적으면 그 자체로도 이익이지만 이로 인한 발열이 줄어 들어 시 스템의 동작이 더 안정하게 되는 장점을 갖고 있다 .

본 논문은 16 비트 병렬 입력을 10 Gbps 의 직렬 데이

터로 변환하는 저전력 CMOS ^병렬 - ^{직렬 변환기를 제}

시한다 .

2. 시스템 구성 및 회로 구현

2.1. 시스템 구성

Fig. 1 ^{은 제안된 병렬} - ^{직렬 변환기의 시스템 구성도}

이다 . 변환기는 16 비트 병렬 입력 신호를 받아 1 비트

직렬 신호로 변환한다 . 입력 신호의 각 비트는 622

Mbps ^{의 속도를 갖고 있어 이를 직렬 신호로} 변환하면 출력 신호는 9.95 Gbps 의 전송 속도를 갖게 된다 . 병렬

경북대학교전자공학부

(School of Electronics Engineering, Kyungpook National University)

†

Corresponding author : [email protected]

(Received : November 8, 2010, Accepted : November 17, 2010)

- 직렬 변환기 설계에 있어서 가장 중요한 것은 이 출력 신호에 포함되는 지터를 최소화 하는 것이다 . 이를 위 해 변환기에는 출력 신호를 보내는 데 기준이 되는 깨 끗한 클럭 신호를 생성하는 클럭 생성기가 포함되어 있다 . 이 클럭 생성기는 622 MHz 의 깨끗한 기준 클럭 신호의 주파수를 16 ^{배 체배하여 출력 신호의 전송 속}

도와 같은 9.95 GHz 의 클럭을 생성한다 . 16 비트 병렬

데이터는 입력 클럭 신호 ICLK 에 동기 되어 입력 된

다 . ^{클럭 체배기는 이와는 별도의 기준 클럭} REFCLK

를 사용하여 최종 클럭 신호를 생성한다 . 입력 ICLK 에 포함되어 있는 지터가 최종 출력에 전달되는 것을 방 지하기 위함이다 . ^그러나 ICLK ^{와 다른 기준 클럭 신호}

REFCLK 를 사용함으로써 입력 부분과 출력 부분의 클

럭이 서로 다른 문제점이 발생한다 . 두 클럭 사이 약간 의 주파수 옵셋이나 위상 스큐 등으로 인해 발생할 수 있는 문제점을 방지하기 위하여 FIFO(first-in first-out)

버퍼를 이용 두 클럭 영역을 구분 짓는다 .

제안된 시스템에서 데이터는 다음과 같이 변환된다 .

먼저 입력 신호는 LVDS(low-voltage differential sign- aling) ^{수신기에 의해 로직 레벨로 변환되고} FIFO ^{에 저}

장된다 . FIFO 에 저장된 데이터는 클럭 체배기에 의해

생성된 클럭에 의해 읽혀져 16:1 멀티플렉서 (MUX) 로 전달되고 여기에서 병렬 데이터가 직렬 데이터로 변환 된다 . 직렬 데이터는 , 병렬 - 직렬 변환 과정에서 발생할 수 있는 지터를 제거하기 위해 다시 한번 클럭에 의해 샘플링 되고 이 신호는 CML(current-mode logic) ^드라

이버에 의해 외부로 전송된다 2.2. 회로 구현

병렬 - 직렬 변환기는 16 개의 병렬 데이터 PDATA [0:15] ^{및 클럭 신호} ICLK ^{를 위한} LVDS ^{수신기를 포}

함하고 있다 . 입력 데이터 및 클럭 신호는 622 Mbps 의 전송 속도를 가지며 ICLK 는 622 MHz 의 주파수를 갖 고 클럭의 상승 에지가 데이터 윈도우의 중앙에 위치 하게 되어 있다 . 차동 입력 신호의 공통 모드 전압 범

위가 0.2 V ~ 2.3 V ^{가 되도록} LVDS ^수신기는 2.5 V 전 원 전압에서 동작하게 설계되었고 입력 단에 100 옴의 터미네이션 저항이 연결되어 있다 . LVDS 수신기는 입

력 신호를 1.5 V ^{로직 레벨로 변환하는 역할을 한다} .

LVDS 수신기에 의해 받아들여진 신호는 FIFO 에 저 장이 된다 . FIFO 는 입력 클럭 신호와 송신기 내부 클 럭 체배기 사이의 주파수 및 위상 오차를 흡수할 목적 으로 Fig. 2 에 보인 바와 같이 16 × 9 의 SRAM 셀로 구

성되어 있다 . 입력 신호가 FIFO 에 저장되는 위치는

WPR(write point register) ^{에 의해 결정 되며} WPR ^의

값은 입력 신호를 저장한 후에 자동으로 하나씩 시프 트 하도록 되어 있다 . 한편 FIFO 로부터 데이터를 읽어 나갈 때는 RPR(read point register) ^{에 의해 지정된 곳}

의 값을 읽어 다음 단의 멀티플렉서에 전달하게 된다 . RPR ^{역시 데이터를 읽은 후에 하나 만큼 시프트 된다} . WPR 및 RPR 은 초기 상태에서 4 개의 위치 차이를 갖 도록 되어 있어 모두 +/-4 UI(unit interval) 만큼의 클 럭 차이를 견뎌낼 수 있도록 설계 되었다 . ^입력 클럭과 내부 클럭 사이의 주파수 옵셋이 설정된 값보다 커서

WPR 과 RPR 이 FIFO 내에 같은 곳을 가리킬 경우 문 제가 발생할 수 있으므로 이러한 상황에서는 에러를

표시하고 두 Register 를 초기화하도록 설계하였다 .

안정적인 데이터 전송을 위해서는 지터를 최대한 줄 여야 하므로 깨끗한 클럭 신호를 생성하는 것이 무엇 보다 중요하다 . 클럭 체배기는 622 MHz 기준 클럭으 로부터 9.95 GHz 의 클럭을 생성한다 . Fig. 3 에 보인 바 와 같이 클럭 체배기는 위상 - 주파수 검출기 (phase-fre- quency detector: PFD), 전하 펌프 , 전압 제어 발진기

(VCO), ^{루프 필터 및 주파수 분할기로 구성된} PLL (phase-locked loop) 이다 . 위상 - 주파수 검출기는 기존의

3 상 위상 검출기와 같은 구조이나 높은 속도의 동작을 위해 다이나믹 로직을 이용하여 구현되었다 . ^{출력 클럭}

신호에 포함되는 지터를 최대한 억제하기 위해 루프 Fig. 1. Parallel-to-serial converter block diagram.

Fig. 2. First-in first-out.

필터는 지터 피킹 (peaking) 이 0.1 dB 이하가 되도록 설 계되었고 이 때문에 루프 필터의 일부는 외부 소자를 사용하였다 . PLL ^{의 대역폭은} 3 MHz ^이다 .

저잡음 특성이 중요하므로 전압 제어 발진기는 Fig. 4

의 LC 타입을 사용하였다 . 전압 제어 발진기는 항상 같은 바이어스 전류 하에서 동작하도록 설계되었고 1/f

잡음을 줄이기 위하여 PMOS 를 이용한 전류원을 사용

하였다 . ^{발진기의 주파수는} MOS transistor ^{를 이용한} varctor 를 이용하여 미세 조절되며 스위치 및 MiM (metal-insulator-metal) 커패시터를 이용하여 발진기가

동작하는 대역을 선택할 수 있어 약 9 GHz ^에서

11 GHz 까지 동작할 수 있게 설계되었다 .

전압 제어 발진기의 출력 주파수는 주파수 분할기에

의해 1/16 ^{로 분할된다} . ^{이를 위해 주파수 분할기는}

Fig. 5 와 같이 주파수를 1/2 로 분할하는 회로들을 직렬 로 연결하여 구현되었다 . 주파수 분할기의 입력 주파수 는 9.95 GHz ^{로 매우 높으므로 처음 두 단의} 1/2 주파 수 분할기는 CML(current-mode logic) 을 이용하여 구 현하였고 그 이후의 주파수 분할기는 다이나믹 로직 회로를 이용하여 구현하였다 .

병렬 데이터를 직렬 데이터로 변환하기 위하여 16:1

멀티플렉서를 이용하였다 . 16:1 ^{멀티플렉서는} Fig. 6 ^에

보인 바와 같이 2:1 멀티플렉서가 이진 트리 구조로 연

결된 형태를 띄고 있다 . 각 단의 멀티플렉서들을 구동

하는 클럭들은 클럭 체배기에 의해서 생성된 10 GHz

클럭 신호를 주파수 분할하여 얻어지며 이 과정에서 데이터 신호와의 위상 차가 발생하지 않도록 적절한 딜레이를 추가하여 설계되었다 . 멀티플렉서의 최종 출 력은 멀티플렉싱 과정에서 발생하는 글리치나 지터 또 는 클럭 신호의 듀티 왜곡 등을 제거하기 위해 10 GHz

클럭 신호로 다시 샘플링된다 . ^{전력 소모를 줄이기 위}

해서 16:1 멀티플렉서 중 앞에 3 단은 정적 로직 회로 로 구성되었고 마지막 단의 2:1 멀티플렉서만 높은 속

도의 동작이 필요하여 CML ^{방식으로 구현되었다} .

Fig. 7(a) 는 병렬 - 직렬 변환기에 사용된 단위 2:1 멀

티플렉서 셀의 구조이다 . D0, D1 이 동시에 변하거나

임의의 시각에 변하여 출력에 글리치가 나타나는 것을 방지하기 위하여 래치 회로가 필요하다 ^[9] . 그림에서 H

로 표시된 래치는 클럭 입력이 High 일 때 입력이 출력 으로 전달되고 Low ^{일 때 출력 값을 유지하고 있다} . L

로 표시된 래치는 이와 반대로 동작한다 . 이와 같은 구 조에서는 클럭 신호 CLK ^값이 Low ^{일 때} D0 ^{쪽의 데}

이터가 Y 로 전달되지만 실제로 이 동안에는 D0 입력 값이 변하더라도 Y 값에 영향을 미치지 않고 그 이전의

D0 ^{값이 전달된다} . Fig. 7(a) ^에서 D0 ^{는 하나의 래치를}

통과하고 D1 은 두 개의 래치를 통과하므로 D0 의 데이 Fig. 3. Clock multiplying unit.

Fig. 4. LC VCO.

Fig. 5. Frequency divider: (a) 1/16 divider (b) CML

divider (c) TSPC divider.

터가 항상 D1 보다 먼저 전송되게 된다 . 데이터가 전송 되는 순서를 바꾸기 위하여 Fig. 7(b) 의 구조를 이용할 수 있다 . SEL ^{의 값이} High ^{일 경우} D0 ^{가 연결된} 래치의 클럭은 항상 Low 가 되므로 Fig. 7(a) 의 동작과 같아진 다 . 반대로 SEL 의 값이 Low 일 경우 D0 가 연결된 래치 의 클럭으로 CLK ^{가 입력되고} D1 ^{이 연결된 래치의 클}

럭은 항상 High 가 되어 D0 는 두 개의 래치를 통과하고

D1 은 하나의 래치만 통과하는 것과 같게 된다 . 따라서

SEL ^{의 값에 따라} D0, D1 ^{중 어느 데이터가 먼저} 전송 되는지 결정된다 . 이를 전체 멀티플렉서에 적용하면 병 렬 - 직렬 변환기에서 최상위 비트가 가장 먼저 전송될지 최하위 비트가 먼저 전송될지를 선택할 수 있다 .

직렬 신호로 변환된 데이터는 최종적으로 CML 드 라이버에 의해 칩 외부로 전달된다 . Fig. 8 은 출력 드 라이버의 회로이다 . 드라이버는 3 단으로 구성되며

8 GHz ^{의 넓은 대역폭을 얻기 위하여 인덕터를 이용한}

피킹 방식을 이용하였다 . 마지막 단의 로드 저항은

50 ohm 으로 설계되었다 .

3. 측정 결과

제안된 변환기는 0.13 um CMOS 공정을 이용하여

제작되었다 . Fig. 9 는 칩 사진이다 . 제작된 칩은 BGA (ball grid array) ^에 package ^되어 10 ^층 PCB ^{테스트 보}

드에 올려졌다 . PCB 중 9 층은 FR4 를 이용하였으며 최 상위층만 10 Gbps 고속 신호선을 위해 Rogers 4350 B

를 사용하였다 .

Fig. 10 은 전압 제어 발진기의 10 GHz 클럭을 16 분주 한 신호의 위상 잡음 측정 결과이다 . 1 MHz 옵셋 주파 수에서 -134 dBc/Hz ^{의 위상 잡음 특성을 보여 이를} 10 GHz 클럭의 위상 잡음으로 환산하면 1 MHz 옵셋에 서 약 -110 dBc/Hz 의 위상 잡음으로 10 Gbps 데이터 전 송에 충분한 성능을 보임을 알 수 있다 . Fig. 11 은 전압 제어 발진기의 제어 전압에 따른 출력 주파수를 보이고 있다 . 발진기의 출력 주파수 범위는 9.2 GHz ~ 10.8 GHz

이고 주파수 이득은 1 GHz/V 이하임을 알 수 있다 .

Fig. 6. 16:1 multiplexer.

Fig. 7. 2:1 mux cells.

Fig. 8. CML output driver.

Fig. 9. Die photo.

Fig. 12 는 지터 측정에 사용된 테스트 환경이다 . Anritsu ^사의 MP1590B ^{네트워크 성능 측정기를 이용하}

여 지터를 측정하였다 . MP1590B 에서 생성한 9.95 Gbps

직렬 데이터는 먼저 직렬 - 병렬 변환기에 의해 622 Mbps 16 ^{비트 신호로 변환되고 이 병렬 데이터들이 테스트}

중인 칩에 입력으로 들어간다 . 테스트 칩은 병렬 신호

를 다시 직렬 신호로 변환하여 MP1590B 에 전달하고

이를 통해 BER(bit error rate) ^{을 측정하였다} . 2 ³¹ -1 PRBS(pseudo-random binary sequence) 신호를 입력으 로 이용하여 측정한 결과 10 ^-15 보다 작은 BER 을 얻었 다 . ^{송신기 출력의 총 지터는} , ^대표적인 10 Gbps ^전송

시스템인 SDH STM-64 의 지터 측정 규격에 따라 측

정하였다 ^[10] . 20 kHz~80 MHz 의 대역에서 60 초간 측정 시 , 0.07 UIpp(unit interval, peak-to-peak) 이하로 나타나

SDH 규격에서 요구하는 0.3 UIpp 보다는 작음을 확인했 다 . 여기에서 1 UI 는 약 100 ps 에 해당한다 . 클럭 체배 기 출력의 지터만을 측정했을 때는 0.2 ps, rms 값을 얻

었다 . Fig. 13 은 변환기 출력의 아이패턴 (eye pattern) 을 측정한 결과이다 . STM-64 ^{의 아이 마스크} (eye mask) ^를

만족시킴을 확인하였다 . Table 1 은 병렬 - 직렬 변환기의

성능을 요약한 결과이다 . Table 2 는 기존에 발표된

10 Gbps ^{급 송신기들의 성능과 비교한 것이다} . ^대부분

의 논문에서 보고되는 지터 값은 데이터 출력 신호의 총 지터가 아니라 클럭 생성기만의 지터인 경우가 많고 ,

전력 소모도 송수신기가 함께 들어 있는 경우 송신기만 의 전력 소모를 별도로 표기하지 않아 정확한 비교는 불가능하다 . 그러나 제안된 변환기의 지터 성능이 우수 하며 전력 소모 또한 적은 편임을 알 수 있다 .

Fig. 10. VCO phase noise.

Fig. 11. VCO tuning range.

Fig. 12. Test setup.

Fig. 13 . Eye pattern.

Table 1. Summary of converter performance

전송속도 9.95 Gbps ~ 10.7 Gbps

총 출력 지터 0.1UIpp(20 k ~ 80 MHz)

BER < 10

전원 전압 1.5 V/2.5 V

전력 소모 190 mW

공정 0.13 um CMOS

4. 결 론

16 비트 병렬 데이터를 직렬 데이터로 변환하여

10 Gbps ^{급의 속도로 전송이 가능한 병렬} - ^{직렬 변환기}

를 CMOS 0.13 um 공정을 이용하여 구현하였다 . 측정 결과 제안된 변환기에서 발생하는 지터의 양은 0.1 UIpp

이하로 충분히 적어 10 Gbps ^{데이터 전송이} 가능하며

1.5 V/2.5 V 전원 전압으로부터 200 mW 이하의 매우 낮은 전력을 소모한다 . 제시된 변환기는 센서 데이터를 고속으로 데이터 처리 장치에 전송하는 데 효과적으로 사용될 수 있을 것으로 기대된다 .

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심 재 훈

• 1998년 KAIST 전기및전자공학과(공학사)

• 2000년 KAIST 전자전산학과(공학석사)

• 2005년 KAIST 전자전산학과(공학박사)

• 2005년 ~ 2009년 한국전자통신연구원 선임연구원

• 2009년 3월 ~ 현재 경북대학교

전자공학부 전임강사