2015년12월 15ZB1400
ESSOP CUBE 기술기반
차세대레이더3D 모듈개발
Development of Next-Generation Radar 3D Module BasedonESSOPCUBETechnology
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세부과제 연차실적 보고서(아래한글)
연차실적 보고서
과제유형 1. 기초미래선도형 ( ) 2. 공공인프라형 ( ) 3. 산업화형 ( ○ )
대과제명 스마트 융·복합 IT부품소재
세부과제명 ESSOP CUBE 기술 기반 차세대 레이더 3D 모듈 개발 ((ESSOP: Extremely Small System-on-Packaging) 세부과제 책임자 소속 및 부서 정보통신부품소재연구소 IT부품산업기술연구부 직위 (직급) 부장 (책임연구원) 성명 이진호 총연구기간 2014년 1월 1일 부터 2016년 12월 31일 까지 (36개월) 당해연도 연구기간 2015년 1월 1일 부터 2015년 12월 31일 까지 (12개월) (2차년도) 총 연 구 비 정부출연금 5,820,000천원 당 해 년 연 구 비 정부출연금 1,940,000천원 민간부담금 300,0800천원 민간부담금 50,040천원 계 6,120,080천원 계 1,990,040천원 참여인력(M/Y) 총 연 구 기 간 85명 (31.2M/Y) 당해연도 연구기간 26명 (10.8M/Y) 참여기관 기관명 연구책임자 기관명 연구책임자 참여연구기관 한화탈레스 ㈜ 이복형 위탁연구기관 재료연구소 김용진 ㈜호전에이블 문종태 서울과학기술대학교 이종현 키워드 (6~10개)
레이더 3D 모듈, GaN PA MMIC, ESSOP CUBE, 초박형 방열 소자, 고 열전 도성 소재, 실리콘 인터포저, 격리도, 라이브러리 정부출연금사업 연차평가 보고서를 제출합니다. 2015년 12월 2일 세부과제책임자 : 이 진 호 (인) 직 할 부 서 장 : 남 운 수 (인)
한국전자통신연구원장 귀하
목 차 1. 필요성 및 중요성 ··· 1 1.1. 연구개발과제의 필요성 ··· 1 1.2. 연구개발과제의 중요성 ··· 2 2. 연구 개발 목표 및 내용 ··· 3 2.1. 최종목표 ··· 3 2.2. 연차별 연구개발 목표 및 내용 ··· 3 2.3. 전년도 연구개발의 결과 ··· 4 2.4. 연구개발 목표 및 내용 ··· 6 3. 연구결과 ··· 8 3.1. 차세대 X-band 레이더 3D 모듈 개발 ··· 8
3.1.1. Through Silicon Via (TSV) 기반 실리콘 인터포저 설계 ··· 8
3.1.2. Through Silicon Via (TSV) 기반 레이더 3D 모듈 설계 ··· 13
3.1.3. 레이더 3D 모듈의 송수신 격리도 해석 결과 ··· 17
3.1.4. 레이더 3D 모듈 측정을 위한 테스트 베드 구축 ··· 18
3.1.5. TSV 기반 실리콘 인터포저 및 적층 공정 개발 ··· 19
3.1.6. 레이더 3D 모듈용 공정 개발 결과 ··· 28
3.1.7. 레이더 3D 모듈 RF 측정 결과 ··· 30
3.2. 0.25um GaN 능동소자(GaN HEMT) 마스크 설계 ··· 32
3.2.1. GaN HEMT 에피 구조 설계 ··· 32
3.2.2. GaN HEMT 소자 구조 설계 ··· 32
3.2.3. GaN HEMT 소자 제작 공정 ··· 34
3.2.4. GaN HEMT on SiC 후면공정 기술 개발 ··· 37
3.2.4.1. GaN HEMT on SiC 후면공정 기술 개요 ··· 37
3.2.4.2. Carrier 웨이퍼 본딩 및 lapping ··· 39
3.2.4.3. Ni 식각 마스크 패터닝 ··· 39
3.2.4.4. SiC 식각 공정 ··· 41
3.2.4.5. GaN 에피층 식각 및 후면 metallization ··· 42
3.2.5. GaN HEMT 소자 측정 ··· 45
3.2.7. 0.25 μm GaN 기반 수동소자 라이브러리 개발 ··· 61 3.2.7.1. GaN 기반 수동소자 설계 및 제작 ··· 61 3.2.7.2. GaN 기반 스파이럴 인덕터 및 MIM 커패시터 모델 ··· 62 3.2.7.3 GaN 기반 스파이럴 인덕터 모델링 결과 ··· 63 3.2.7.4 GaN 기반 MIM 커패시터 모델링 결과 ··· 65 3.2.7.5 GaN 기반 저항 모델링 결과 ··· 66 3.2.8. 라이브러리 문제점 및 신뢰성 분석 ··· 67 3.2.9. X-band 5W MMIC PA 설계 및 제작··· 72
3.2.9.1. 0.25um GaN MMIC 라이브러리 ··· 72
3.2.9.2. X-band 5W MMIC PA 제작 ··· 73
3.2.9.2.1 X-band PA 설계 스펙 및 GaN HEMT 소자 결정 ··· 73
3.2.9.2.2 X-band 5W MMIC PA 설계(1) ··· 74
3.2.9.2.3 X-band 5W MMIC PA 설계(2) ··· 77
3.2.9.3. X-band 5W MMIC PA 제작 ··· 80
3.2.9.3.1 GaN HEMT 에피 구조 설계 ··· 80
3.2.9.3.2 GaN HEMT 소자 구조 설계 ··· 80
3.2.9.3.3 GaN HEMT MMIC 제작공정 ··· 82
3.2.9.3.4 GaN HEMT MMIC 후면공정 ··· 84
3.2.9.3.4.1 Carrier 웨이퍼 본딩 및 lapping ··· 84 3.2.9.3.4.2 Ni 식각 마스크 패터닝 ··· 84 3.2.9.3.4.3 SiC 식각 공정 ··· 84 3.2.9.3.4.4 GaN 에피층 식각 및 후면 metallization ··· 84 3.3. 두께 1.5mm 평판형 방열소자 기술 개발 ··· 87 3.3.1. 작동성능에 영향을 미치는 변수 연구 ··· 87 3.3.2. 전체 두께 1.25mm의 평판 방열소자 개발 ··· 90 3.3.3. 모세관력 향상 기술 개발 ··· 94 3.3.4. TSV 3D 패키지 구조 방열 성능 시뮬레이션 ··· 97 3.3.5. 접합 소재에 따른 방열성능 평가 ··· 99 3.4. 고열전도성 소재 개발 ··· 105 3.4.1. 열전도성 접착소재의 전도성 원리 및 연구 흐름도 ··· 105 3.4.2. 고열전도성 접착소재의 열전도도 측정 결과 ··· 106 3.4.3. 재료연구소에서 제작한 솔더를 적용한 HCP 소재 특성 평가 결과 ··· 108 3.4.4. 서울과기대에서 제작한 Ag coated Cu를 적용한 HCP소재 특성평가결과 · 112
3.5. 위탁과제명: 고열전도성 접착 페이스트용 저융점 솔더 입자 제조 기술 ··· 117 3.5.1. 연구 목표 ··· 117 3.5.2. 솔더 분말 제조를 위한 atomizing 공정 설계 ··· 117 3.5.3. 저융점 솔더 분말 제조 전용 원심 분무 장치 구축 ··· 118 3.5.4. Type 4, 7급 Sn-Bi계 합금 분말 제조 공정 개발 ··· 119 3.5.5. Type 4, 7급 Sn-In-Bi계 합금 분말 제조 공정 개발 ··· 121 3.5.6. 1, 2차년도 실험 결과 비교 ··· 123 3.5.7. 결론 ··· 124 3.6. 위탁과제명: 고열전도성 접착 페이스트용 은도금 구리 나노입자 제조기술 ··· 125 3.6.1. Sub-micron Cu core 분말 제조 ··· 125 3.6.1.1 1차년도 sub-micron Cu 분말의 문제점 ··· 125 3.6.1.2 2차년도 sub-micron Cu 분말의 특징 ··· 125 3.6.2. 습식 Ag 코팅의 품질 개선 ··· 126 3.6.2.1 기존sub-micron Cu 분말 상에서의 Ag 코팅 품질 개선 연구 ··· 126 3.6.2.1.1 환원제로 아스코빅산을 사용한 경우 공정변수에 따른 Ag 코팅 결과 126 3.6.2.1.2 다단투입법의 적용 ··· 130 3.6.2.2 신규 sub-micron Cu 분말 상에서의 Ag 코팅 품질 개선 연구 ··· 139 3.6.3. Ag 코팅 Cu 분말 시제품 ··· 143 3.6.3.1 1차 발송 Ag 코팅 Cu 분말 시제품 ··· 143 3.6.3.2 2차 발송 Ag 코팅 Cu 분말 시제품 ··· 145 3.6.3.3 3, 4차 발송 Ag 코팅 Cu 분말 시제품 ··· 148 3.7. 위탁과제명: 플럭싱 언더필 소재를 이용한 인터포저 플립칩 본딩 기술 ··· 150 3.7.1. 플립칩 본딩 기술 개발 ··· 150 3.7.2. 플럭싱 언더필 신뢰성 검증 ··· 153 3.7.3. 인터포저 플립칩 본딩 공정 기술 개발 ··· 154 3.8. 차세대 레이더 3D 모듈 배열 적용 기술개발 ··· 160 3.8.1. 연구 목표 ··· 160 3.8.2. 1x4 배열안테나의 전체 사양 선정 ··· 160 3.8.3. 비발디 노치 형태의 단위배열 소자 상세 설계 ··· 160 3.8.4. 1x4 배열안테나 상세 설계 ··· 161 4. 기대성과 ··· 167 5.1. 기술적 측면 ··· 167 5.2. 경제 사업적 측면 ··· 167
1. 필요성 및 중요성
1.1. 연구개발과제의 필요성
o 최근 군수용 시스템의 다기능화, 소형화 및 경량화에 대한 요구가 증가함에 따라 과거 의 2차원 구조의 레이더 송수신 모듈(Brick type T/R (Transmitter/Receiver) module) 보다 최신 반도체 및 패키지 기술로 제작된 3D 모듈 형태의 레이더 송수신모듈(Tile type T/R module)의 개발 필요성이 증가하고 있음.
o 2차원 구조의 레이더 송수신 모듈은 하나의 기판 위에 MMIC (Monolithic Microwave Integrated Circuit), 수동소자 등의 부품을 평면적으로 배치하여 공간적인 효율성이 떨 어지는 반면 3D 모듈 형태의 레이더 송수신모듈은 반도체 집적회로 기술과 3D-IC 기 술을 접목하여 다수의 기판을 적층함으로 각 층마다 부품을 분산 배치하는 구조로 소 형화, 경량화에 매우 유리한 구조임.
o 소형화, 경량화에 있어 필요한 핵심 기술 중에 하나는 GaN Power amplifier (PA) MMIC 기술을 개발하는 것으로 이는 GaAs 기술 대비 높은 전력밀도, 기판의 열전도 도, 효율을 보이기 때문임.
o 국내 0.25um GaN 공정을 이용한 MMIC 개발은 기존의 아직 시도되지 않는 분야로 X-대역 RF 기술의 100% 국산화를 위해 반드시 확보되어야 하는 기술임.
o 국내 고유의 GaN Transistor 소자 구조, 설계 및 공정 기술과 0.25um급 gate length 형성을 위한 e-beam lithography 공정을 활용해 국내 독자기술 개발이 가능하고, 이 온주입 공정을 통한 소자 격리도 향상과 절연막 공정을 이용한 interface leakage 최 소화 기술 보유로 외국 기술에 종속되지 않는 안정적 국내 개발로 X-대역 RF 기술의 국산화 및 기술독립이 필요한 시점임. o GaN 기반의 밀리미터파 국방부품 기술에 대한 선진국의 기술 장벽이 높고, 수출통제 로 인해 차세대 무기체계 개발을 위한 부품 확보가 어려워 반드시 부품의 국산화가 필요한 핵심적 원천기술임. o 3D 송수신 모듈에 있어 기술적으로 가장 중요한 문제는 방열 문제임. 이를 위해 3D 모듈에 적합한 heat spreader와 thermal interface material (TIM) 개발이 필수적임. 특히 GaN PA MMIC와 같은 고출력 소자의 동작시 발생하는 열을 효율적으로 제어하 기 위해서는 공정 온도에서 안정적인 TIM 소재 개발이 핵심 기술임.
o 3D 송수신 모듈의 방열 면적이 줄어듦으로 인해 고 열전도도를 갖는 금속 heat spreader만으로는 모듈의 동작 안정성을 보장할 수 없기 때문에 높은 효율의 heat
spreader 기술 개발이 필수적임. o 국방 분야 뿐 아니라 향후 민간부문에서 시장을 선도할 수 있는 고부가가치 부품기술 로 새로운 성장 동력 기회를 제공할 뿐만 아니라 유망 부품산업을 주도적으로 육성할 수 있는 기술임. 1.2. 연구개발과제의 중요성 o 군수용 시스템의 다기능화, 소형화 및 경량화에 대한 핵심 부품 기술은 송수신 모듈의 삼차원화를 통한 집적화 및 GaN MMIC 개발이며 미국의 경우 F/A-18과 같은 항공기 의 AESA (Active Electronically Scanned Array) 레이더에 적용하고 있음.
o 상기와 같은 삼차원 집적화 기술들은 E.L. (Export Licese) 등을 통해 판매 또는 기술 공개를 극히 제한하고 있을 뿐만 아니라 국내에 수입될 경우에도 고가의 비용을 지불 해야 할 뿐만 아니라 이를 통해 개발된 제품의 재수출 등에 대해서도 통제를 받아야 함. o X-대역 MMIC 전력증폭기는 100% 수입에 의존하고 있는 실정으로 안정적인 국내 독 자 무기 체계 구축을 위해서는 핵심 기술에 대한 국내 연구 개발이 시급한 실정임 o X-대역에서 사용할 수 있는 GaN MMIC 기술은 현재 선진국의 일부회사에서만 보유중 인 기술로 지금 국내에서 개발한다면 기술격차를 줄일 수 있고 향후 X-대역 이상의 부품도 확보할 수 있는 초석이 됨 o 레이더 3D 모듈 및 GaN MMIC 기술은 차세대 국방 핵심체계의 필수 부품기술로 초기 시장 확보 및 국내 방위 산업 발전을 위한 제품 비용의 절감, 기술의 선진화 및 자립 화를 위해 반드시 국내 독자 기술로 개발되어야 함
2. 연구개발목표 및 내용
2.1. 최종목표구 분 내 용
최종목표
GaN Power Amplifier (PA) MMIC 및 3D 모듈 (ESSOP CUBE) 개발을 통한 차세대 X-band (9GHz ~ 10GHz) 레이더 3D 모듈 개발
세부목표
- 차세대 X-band (9GHz ~ 10GHz) 레이더 3D 모듈 개발 - X-band 10W GaN MMIC PA 개발
- 두께 1.0mm 평판형 방열소자 기술 개발 - 고 열전도성 소재 기술 개발 - 3D 모듈의 송수신단 격리 기술 개발 - 레이더 3D 모듈 평가 기술 개발 2.2. 연차별 연구개발 목표 및 내용 구 분 목 표 내 용 1차년도 (2014) - 차세대 X-band 레이 더 3D 모듈 설계 기술 개 발
- 0.25um GaN MMIC Library 개발 - 방열소자(t=1.5mm) 개 발 - 고 열전도성 소재 개발 - 배열구조 기본 설계 - 레이더 3D 모듈용 TSV 기반 인터포저 3D 라이브 러리 설계, 공정 기술 개발 및 구축
- 0.25μm GaN 능동소자 (GaN HEMT) 마스크 설계 - 0.25μm GaN 능동소자 (GaN HEMT) 제작 및 특
성평가
- 0.25μm GaN 능동소자 (GaN HEMT) 모델링 및 설계변수 추출 - 0.25μm GaN 수동소자 (저항, 인덕터, 커패시터) 마스크 설계 - 0.25μm GaN 수동소자 (저항, 인덕터, 커패시터) 제작 및 특성평가 - 0.25μm GaN 수동소자 (저항, 인덕터, 커패시터) 모델링 및 설계변수 추출 - 모세관 구조 설계 및 작동유체 충전기술 개발 - 고 열전도성 신소재 개발을 위한 고상 필러 고 충진 기술 개발 - 타일형태 송수신 모듈의 형상 및 구조에 대한 검 토 및 배열 방안 기본 설계
2차년도 (2015) - 차세대 X-band 레이더 3D 모듈 개발 - X-band 5W GaN MMIC PA 개발 - 0.25um GaN MMIC Library 기술 최적화 - 방열소자(t=1.25mm) 개 발 - 고 열전도성 소재 개발 - 배열구조 상세 설계 - 상용부품 적용 레이더 3D 모듈 프로토타입 개발
- 0.25um GaN MMIC Library를 활용하여 5W X-band GaN MMIC PA 설계, 제작 및 분석 - X-band GaN PA MMIC 설계용 0.25um GaN
HEMT 능동소자 및 수동소자 라이브러리 기술 최 적화 - 진공 밀폐기술 개발 및 작동유체에 따른 성능평가 - 고 열전도성 신소재용 공정 기술 개발 - 타일형태 송수신 모듈을 적용한 배열구조의 상세 설계 3차년도 (2016) - 차세대 X-band 레이더 3D 모듈 개발 - X-band 10W GaN MMIC PA 개발 - 방열소자(t=1.0mm) 개 발 - 고 열전도성 소재 개발 - 레이더 3D 모듈 성능 평가 - GaN PA MMIC 적용 레이더 3D 모듈 개발
- 0.25um GaN MMIC Library를 활용하여 10W X-band GaN MMIC PA 설계, 제작 및 분석 - 다점 열소스 적용 및 dimension 최적화기술 개발 - 고 열전도성 신소재 신뢰성 확보 - 레이더 3D 모듈 RF 특성 측정 및 검증 2.3. 전년도 연구개발의 결과 1) 1차년도 연구개발 결과 가) 연구개발목표 O 차세대 X-band 레이더 3D 모듈 설계 기술 개발 O 0.25um GaN MMIC Library 개발
O 방열소자(t=1.5mm) 개발 O 고 열전도성 소재 개발 O 배열구조 기본 설계 나) 연구개발 내용 O TSV 기반 인터포저 라이브러리 설계 및 구축, 모듈 공정 기술 개발 O 0.25um GaN 능동/수동소자 설계 및 제작 O 0.25um GaN 능동/수동소자 모델링 O 0.25um GaN MMIC 라이브러리 구축
O 두께 1.5mm 평판 방열소자 설계,공정 및 제작기술 개발 O 고 열전도성 신소재 개발을 위한 고상 필러 고 충진 기술 개발
O 배열구조 기본설계 완료 - 타일형태 송수신모듈 형상 및 구조 분석 - 삼각배열과 사각배열 구조 검토 다) 당해연도와 연계성 O 개발된 라이브러리와 공정 기술을 적용하여 상용부품 적용 레이더 3D 모듈 개발 O GaN PA MMIC 개발에 적용 O 모세관구조 설계, 작동유체 충전기술 개발 결과를 활용한 두께 1.2mm 방열소자 개발 O 고상 필러 충진 기술을 적용한 고 열전도성 신소재용 공정 기술 개발 O 배열구조 상세설계를 위한 기본 설계로 적용
2.4. 연구개발 목표 및 내용
1) 당해년도 목표 및 내용
가) 연구개발목표
O 차세대 X-band 레이더 3D 모듈 개발
O X-band 5W MMIC PA (Power Amplifier) 개발 O 0.25um GaN MMIC Library 기술 최적화 O 두께 1.25mm 평판형 방열소자 기술 개발 O 고 열전도성 소재 개발 O 배열 구조 상세 설계 나) 연구개발 내용 O 차세대 X-band 레이더 3D 모듈 개발 - 상용부품을 적용한 레이더 3D 모듈 프로토타입 개발 - 레이더 3D 모듈 송신 출력 : 5 W - 레이더 3D 모듈 수신 이득 : 20 dB - 레이더 3D 모듈 수신 잡음 지수 : 8 dB - 송수신단 격리도 : 15 dB O X-band 5W MMIC PA 설계 및 제작 - Output Power : 5 W ( 37 dBm) - Gain : 15 dB O X-band 5W MMIC PA 측정 및 분석 - on_wafer 측정 장비를 활용한 MMIC 측정 및 분석 - 출력전력, 이득 및 효율 등 측정 - 1차 GaN MMIC 라이브러리의 문제점 및 신뢰성 분석
O 0.25um GaN MMIC 라이브러리 기술 최적화
- 5W GaN MMIC PA의 분석 결과를 바탕으로 라이브러리 기술 최적화 - 0.25um GaN 능동소자 (GaN HEMT) 마스크 최적설계
- 0.25um GaN 능동소자 (GaN HEMT) 제작 및 특성평가
- 0.25um GaN 능동소자 (GaN HEMT) 모델링 및 설계변수 최적화 - 0.25um GaN 수동소자 (저항, 인덕터, 커패시터) 마스크 최적설계 - 0.25um GaN 수동소자 (저항, 인덕터, 커패시터) 제작 및 특성평가
O 평판형 방열 소자 기술 개발 - 구조적 변형 방지를 위한 분리막 위치 재설계 및 상,하 벽두께 연동 최적화 - 절단 면의 진공 leak 방지기술 및 파손방지를 위한 보호막 개발 - 작동유체 종류 변화에 따른 방열특성 및 성능평가 <절단면에서의 진공 leak 발생 example> O 고 열전도성 소재 개발 - 고 열전도성 신소재용 공정 기술 개발 O 배열 구조 상세 설계 - 삼각 배열(또는 사각 배열)에 대한 4×4 구조 상세 설계
3. 연구 결과
3.1 차세대 X-band 레이더 3D 모듈 개발
3.1.1. Through Silicon Via (TSV) 기반 실리콘 인터포저 설계
[그림 3-1-1]은 본 연구에서 설계된 TSV 단면 구조를 보여준다. TSV 직경은 30μm, 두께는 150μm이다. 실리콘의 누설전류 특성으로 인해 polymer liner를 TSV 안에는 1μm 형성한다. 실리콘 상면에는 1μm, 하면에는 0.5μm의 p-TEOS oxide를 성장시킨다. 고주파 신호의 전송을 위한 금속 재배선 (RDL, redistribution layer)를 실리콘 상면과 하면에 증착하고 추후 삼차원 접합을 위해 UBM (under bump mentalization)층을 웨이퍼 상면에 형성하며 하면에는 Cu pillar와 solder cap 층을 형성한다. Cu pillar의 두께를 50μm로 증가시키는 한편 Cu post 위에 솔더 두께를 10um로 열 압착 본딩 공정을 통해 안정적인 접합 공정을 확보하도록 하였다. [그림 3-1-1] TSV 단면 구조 [그림 3-1-2]은 TSV 실리콘 인터포저의 공정도이다. 실리콘에 p-TEOS 산화막을 형성한 다음 하드 마스크를 이용하여 Mi Cu 층을 형성한다. 그 위에 폴리머 층을 형성하여 passivation을 한다. 노광 공정을 통해 폴리머를 부분적으로 연 다음 전해 공정을 통해 Cu pillar와 solder cap을 순차적으로 형성한다. 그 이후 carrier wafer에 temporary bonding 공정을 수행한다. Grinding 공정을 통해 실리콘 웨이퍼를 150μm로 가공한다. p-TEOS를 후면에 형성하여 절연막을 형성한 다음 TSV를 Bosche 공정으로 형성한다. 폴리머 liner를 TSV RDL1 Bump Back_UBM Back_RDL
Back_Via (passivation open)
Depth ; 150 um Dia. 30 um 1 um 1 Dimension (height) Layer Name 2-3 um Ni/Au (2um/100nm)
Via1 (passivation open 1)
Cu/Sn (5um/10um) 2 um (P-TEOS) 4 um (Polymer) P-TEOS 0.5 um P-TEOS 1 um
형성하여 TSV 내에 절연막을 형성한다. 그 이후에 한다. 추후 전해 도금될 구리의 실리콘으로의 확산을 막기 위해 Ti/TiN 등의 barrier 층을 형성하고 구리 전해 도금을 위한 구리 층을 스퍼터링으로 입힌다. 전해 도금으로 Cu 층을 TSV에 충진한다. 그 이후 재배선을 형성한 다음 3차원 접합을 위해 UBM과 범프를 전해 도금으로 형성한다. 다음으로 debonding 공정을 수행하고 sawing 공정을 수행함으로 실리콘 인터포저 공정이 완성된다. [그림 3-1-2] TSV 공정도 실리콘 인터포저 상에 microstrip line (MSL)을 설계하였다. [그림 3-1-3]은 MSL의 단면도이다. 레이더 3D 모듈에서는 금속 그라운드가 전송선로 위에 존재하기 때문에 두가지 MSL을 설계하였다. 즉, 상면에 그라운드가 있는 것과 그렇지 않은 것이다. 특성 임피던스가 50Ω에 가까운 선폭을 해석한 결과 [그림 3-1-3]에 나와 있는 것과 같이 그라운드가 없는 경우에는 110μm, 그라운드가 있는 경우에도 110μm의 선폭이 유리하다는 결론을 얻었다. 이는 상면 그라운드의 거리가 충분히 멀어서 그로인한 capacitance가 크지 않기 때문으로 사료된다.
S (µm) Zc (Ω) Remark
120 48.855
110 50.187
ESSOP2_Tohoku_TRL/MSL GND covered impedance
90 54.10 12+(3+150+0.5+2+12)X2=347 ~ 350umtop gnd
100 51.748
110 49.22
(a) (b)
[그림 3-1-3] (a) Microstrip line 단면도 (b) 상면에 그라운드 층이 있을 때와 없을 때의 임피던스의 변화
[그림 3-1-4]는 길이 1mm의 MSL의 S-parameters를 나타낸 것으로 (a)는 상면 그라운드가 없는 것 (b)는 상면 그라운드가 있는 것이다. 상면 그라운드가 없는 경우 10GHz에서 insertion loss는 0.1095, return loss 26.29dB를 보여주며 상면 그라운드가 있는 경우 10GHz에서 insertion loss는 0.0612, return loss 33.33dB를 보여준다. 이는 임피던스 정합이 잘 이루어져있음을 해석적으로 보여주는 것이다. [그림 3-1-4] (a) 상면 그라운드가 없는 그리고 (b) 있는 길이 1mm의 MSL의 S-parameters [그림 3-1-5]는 MSL에서 수직 전이를 위한 적절한 설계 값을 얻기 위한 해석 결과를 보여준다. 실리콘 인터포저 구조에서는 TSV 직경이 30μm이지만 이것이 실제로 전기적으로 연결이 되지 않는 경우도 있다. 이에 따라 redundancy TSV를 설계하였고 그로 인해 signal TSV의 직영이 90μm가 되었다. 이를 기준으로 TSV의 특성 임피던스가 50Ω이 되도록 그라운드 TSV와의 거리를 조절하였다. 완성된 90도 전이 TSV의 S-parameters를 HFSS로 해석하였그 그 결과를 [그림 3-1-5]와 같이 나타내었다. 10GHz에서 삽입 손실은 0.016dB, 반사손실은 40.15dB를 나타내었다. 이와 같은 수치는 TSV의 길이가 150μm로 매우 작기 때문에 얻어진 것이다.
[그림 3-1-5] 수직 전이를 위한 (a) TSV 구조 (b) TSV 비아 구조의 HFSS 해석 결과 [그림 3-1-6]는 MSL에서 TSV 비아를 통해 다시 MSL로 두차례 수직 전이되는 모델링을 보여준다. 각각을 구성하는 부분에 특성 임피던스를 50Ω으로 유지함과 동시에 서로 겹치는 부 분으로 인해 여분의 capacitance가 발생하는 것을 면밀히 검토하여 그것을 최소화하는 것이 중요하다. [그림 3-1-6] (a)는 HFSS 모델링을 보여준다. (b)는 설계 최적화 이전 모델의 해 석된 S-parameters로 10GHz에서 삽입손실 0.451dB, 반사손실 13.9dB를 보여준다. 여러 차 례의 설계 최적화를 통해 각부분의 임피던스를 50Ω에 가깝도록 하였고 그 결과 (b)에서 나타 난 바와 같이 10GHz에서 삽입 손실 0.428dB, 반사손실 22.2dB, 18.3dB를 얻을 수 있었다. (a) (b) (c)
[그림 3-1-6] (a) MSL에서 TSV coaxial 비아를 통해 다시 MSL로 수직 전이되는 모델링 (b) 설계최적화 이전, (c) 설계최적화 이후의 S-parameters 상기와 같은 redundancy TSV 구조에서 문제가 될 수 있는 부분은 일부의 TSV가 open이 되는 경우이다. 이 경우 일반적인 DC 테스트에서 판별하기 어렵기 때문에 이러한 효과가 RF 성능에 어떤 영향을 미치는지 확인을 해야 한다. 이러한 목적으로 [그림 3-1-7]에 나타난 바와 같이 4개의 TSV 중에 3개의 TSV가 open된 경우를 해석하였고 그 결과가 (b)에 나타나있다. 10GHz에서 삽입 손실이 0.407dB, 반사손실이 26.6dB, 21.16dB를 보이고 있다. 즉, 전기적인 특성에 큰 변화가 없는 것이다. 이러한 이유는 10GHz의 파장의 길이는 8.7mm인데 반해 TSV의 길이는 150μm로 매우 작아 그 결과 open TSV의 전기적인 길이가 0.017 파장 밖에 되지 않기 때문이다. 이에 따라 open된 TSV의 전기적인 영향이 매우 작은 것이다. (a) (b)
[그림 3-1-7] (a) Redundancy TSV 중 3개가 open된 HFSS 모델 (b) 해석 결과
레이더 모듈에서 RF 신호가 동일 평면에서 90도로 전이되는 경우가 있다. 이 경우 RF 손실을 최소화하기 위해 90도 bend 설계를 해야 한다. 이를 위해 HFSS를 이용하여 해석을 하였으며 그 결과가 [표 3-1-1]에 나와 있다. 한가지 고려해야 할 사항은 bend 부분을 너무 얇게 가져갈 경우 접착력이 손상되는 경우가 있다. 이를 위해 다양한 폭의 90도 밴드를 해석하였으며 그 결과 10GHz에서 설계에 따라 0.138dB에서 0.14dB에 이르는 비교적 우수한 삽입 손실을 갖는 결과를 얻었다. 이에 따라 기계적인 안정성이 있으면서 동시에 RF 특성이 우수한 패턴을 설계할 수 있었다. [표 3-1-1] 동일 평면에서 90도 전이된 MSL의 전기적인 특성
[3-1-8]은 설계된 실리콘 인터포저를 보여준다. 레이더 모듈 제작을 위한 각각의 패턴과 RF 특성을 측정할 패턴 그리고 TSV 하나의 저항을 측정할 four-point probe 패턴을 보여준다.
[그림 3-1-8] 설계된 실리콘 인터포저
3.1.2. Through Silicon Via (TSV) 기반 레이더 3D 모듈 설계
[그림 3-1-9] 레이더 모듈의 구조를 보여준다. CuW heat sink 위에 실리콘 인터포저가 있다. 그 위에 HPA가 thermal interface material (TIM)으로 접착되어 있다. 즉, HPA로부터 발열되는 열이 TIM과 실리콘 인터포저를 통해 CuW heat spreader로 빠지는 구조이다. 이와 같은 구조는 실리콘 인터포저의 열 전도도가 높다는 장점으로 인해 그 자체가 훌륭한 heat spreader가 되기 때문이기도 하고 안정적인 3D 집적 공정을 위해서 하나의 실리콘 인터포저를 사용할 필요가 있기 때문이다. HPA를 통한 RF 신호는 인터포저 상의 전송선로를 통해 서브마운트로 연결된다. HPA의 두께는 약 100μm이다. TSV의 높이는 150μm이기 때문에 안정적인 구조를 위해 좌우의 TSV로 된 spacer를 2개 적층하는 구조를 채택하였다.
기 위해 인터포저가 있고 그곳에 LNA, core chip, limiter가 있는 구조이다. 맨 위의 인터포저는 그라운드로서의 역할만을 하기 때문에 실제로는 Kovar를 사용하였다. 이는 Kovar가 열팽창계수가 실리콘과 비슷하다는 장점이 있기 때문이다.
[그림 3-1-9] 레이더 3D 모듈의 구조
[표 3-1-2]은 레이더 3D 모듈의 BOM 목록이다. 주요 부품은 Limiter, LNA, HPA, Corechip, 그리고 수동소자인 single layer capacitor (SLC)이다. 이들 부품의 높이는 대부분 0.1mm를 유지하고 있어 3차원 적층시 standoff 높이를 2개 적용하면 적절할 것으로 판단되었다.
[표 3-1-2] 레이더 3D 모듈의 BOM 목록
레이더 3D 모듈을 설계함에 있어 가장 중요한 요인 중에 하나는 공진의 발생을 막는 것과 동시에 송신기와 수신기 사이에 간섭을 억제하는 것이다. 이는 좁은 공간에 송신기와
수신기가 있어서 간섭에 대한 특성 저하가 매우 우려되기 때문이다. 이를 위해 레이더 3D 모듈을 HFSS로 모델링 하였다. [그림 3-1-10]은 레이더 3D 모듈의 HPA output을 HFSS로 모델링한 것이고 (b)는 해석 결과를 보여준다. 그림에서 보는 바와 같이 20GHz까지 공진은 나타나지 않고 있다. 10GHz에서 삽입 손실 0.374dB, 반사손실 33.28dB와 37.13dB를 보여주여 임피던스 정합이 매우 잘 되었음을 보여준다. (a) (b)
[그림 3-1-10] 레이더 3D모듈의 (a) HPA output 단의 HFSS modeling (b) 해석 결과
[그림 3-1-11]은 레이더 3D 모듈의 HPA와 core chip 사이의 전송선로를 HFSS로 모델링한 것이고 (b)는 해석 결과를 보여준다. 그림에서 보는 바와 같이 이 두 소자는 서로 다른 층에 위치하여 TSV 90도 전이를 통해 연결되어 있다. 해석 결과에서 보는 바와 같이 20GHz까지 공진은 나타나지 않고 있다. 10GHz에서 삽입 손실 0.478dB, 반사손실 14.89dB를 보여준다. 평면에서 위치하는 HPA output에 비해 전기적인 특성은 다소 떨어지지만 10GHz에 적용하는 데는 큰 문제가 없음을 알 수 있다.
[그림 3-1-12]은 레이더 3D 모듈의 core chip과 모듈의 RF in/out port 사이의 전송선로를 HFSS로 모델링한 것이고 (b)는 해석 결과를 보여준다. 그림에서 보는 바와 같이 여기에서도 TSV 90도 전이를 통해 연결된다. 해석 결과에서 보는 바와 같이 20GHz까지 공진은 나타나지 않고 있다. 10GHz에서 삽입 손실 0.484dB, 반사손실 15.94dB를 보여준다. TSV 90도 전이를 가지고 있으므로 RF 특성이 다소 떨어지지만, 10GHz에 적용하는 데는 큰 문제가 없음을 알 수 있다.
(a) (b)
[그림 3-1-11] 레이더 3D모듈의 (a) HPA 와 core chip 사이의 전송선로 HFSS 모델링 (b) 해석 결과
(a) (b)
[그림 3-1-12] 레이더 3D모듈의 (a) core chip과 RF in/out port 사이의 전송선로 HFSS 모델링 (b) 해석 결과 [그림 3-1-13]은 레이더 3D 모듈의 수신단의 RF 수신용 전송선로를 HFSS로 모델링한 것이고 (b)는 해석 결과를 보여준다. 그림에서 보는 바와 같이 여기에서도 TSV 90도 전이를 통해 연결된다. 해석 결과에서 보는 바와 같이 20GHz까지 공진은 나타나지 않고 있다. 10GHz에서 삽입 손실 0.458dB, 반사손실 15.52dB를 보여준다. TSV 90도 전이를 가지고 있으므로 RF 특성이 다소 떨어지지만, 10GHz에 적용하는 데는 큰 문제가 없음을 알 수
있다.
(a) (b)
[그림 3-1-13] 레이더 3D모듈의 (a) 수신단의 RF input port 전송선로 HFSS 모델링 (b) 해석 결과 3.1.3. 레이더 3D 모듈의 송수신 격리도 해석 결과 레이더 3D 모듈에 있어 중요한 성능 지표 중에 하나는 송수신 격리도이다. 이는 좁은 공간에 송신단과 수신단이 함께 있어 이들 간에 RF 신호의 coupling으로 성능 저하가 우려되기 때문이다. 이러한 점을 3.1.2. 절에 설계된 레이더 3D 모듈에서 해석을 통해 결과를 확보하였다. 앞서 기술한 바대로 레이더 3D 모듈을 설계할 때 격리도를 증가시키기 위해 충분한 그라운드 비아를 확보하였고 송신단과 수신단을 다른 층으로 배치하여 최대한 격리도를 높일 수 있도록 설계하였다. 배치 결과에 따라 HPA를 통한 송신단과 Limiter와 LNA를 통한 수신단의 거리는 매우 멀다. 이에 따라 두 단 사이의 간섭은 매우 줄어들 것으로 판단되었다. 그러나 core chip으로 연결되는 RF input/output 단과 수신단의 RF 신호선 사이의 거리가 가까워 이 둘간의 간섭이 우려가 되었다. 이에 따라 HFSS 모델링을 이 두 선 사이의 특성을 고려하도록 만들었다.
[그림 3-1-14]은 core chip으로 연결되는 RF input/output 단과 수신단의 RF 신호선 사이의 전송선로의 (a) HFSS 모델과 (b) 해석 결과를 보여준다. 10GHz에서 격리도는 약 거리송신단과 수신단 해석 결과를 보여준다. 10GHz에서 레이더 모듈의 송신단과 수신단의 격리도는 약 49.35dB로 2차원 레이더 모듈의 특성인 –25dB를 넘는 우수한 격리도를
보여준다. 이와 같은 결과는 두 전송선로 사이에 TSV 그라운드와 그라운드 솔더 범프로 충분히 RF shield를 형성함에 기인한 것으로 판단된다.
(a) (b)
[그림 3-1-14] 레이더 3D모듈의 (a) 수신단의 RF input port 전송선와 core chip의 RF input/output 사이의 cross-talk 해석 결과
3.1.4. 레이더 3D 모듈 측정을 위한 테스트 베드 구축
[그림 3-1-15]은 개발된 레이더 3D 모듈 측정을 위한 테스트 보드 사진이다. 제어보드를 통헤 레이더 3D 모듈을 구성하는 각 부품의 전기적인 신호로 제어할 예정이며 PC에 내장되어 있는 소프트웨어를 통해 제어보드를 콘트롤하는 방법으로 시연될 예정이다. 이를 통해 RF gain, 동작 주파스, 위상변이를 제어하며 RF spectrum analyzer 등의 계측 기기와의 연동을 통해 레이더 3D 모듈의 특성을 측정할 예정이다. [그림 3-1-16]은 테스트보드의 회로도를 보여준다.
[그림 3-1-15] 레이더 3D 모듈 측정을 위한 테스트 보드
[그림 3-1-16] 테스트 보드의 회로도
3.1.5. TSV 기반 실리콘 인터포저 및 적층 공정 개발
[그림 3-1-17]은 TSV 기반 실리콘 인터포저 공정 관찰 결과를 보여준다. Contact patterning, contact etch & PR strip, Bump patterning, Cu/Sn Bump formation,
Seed/Barrier layer wet etching, TSV 형성, Cu 재배선 형성, 폴리머 재배선 passivation patterning의 사진을 보여준다. (a) (b) (c) (d) (e) (f) (g) (h)
contact etch & PR strip, (c) Bump patterning, (d) Cu/Sn Bump formation, (e) Seed/Barrier layer wet etching, (f) TSV 형성, (g) Cu 재배선 형성,, (h) 폴리머 재배선
passivation patterning [그림 3-1-18]은 TSV 단면 사진을 보여준다. 직경 30μm, 깊이 150μm의 TSV가 형성되어 있음을 볼 수 있다. 또한, 폴리머 라이너가 TSV 계면을 따라 일정하게 형성되어 있음을 볼 수 있다. [그림 3-1-19]는 구리 도금 후의 TSV 단면을 보여준다. TSV가 안정적으로 구리로 채워져 있음을 알 수 있다. [그림 3-1-20]은 전해 도금으로 형성된 솔더 범프를 보여준다. 높이를 측정한 결과 Cu pillar의 두께는 3.27μm, 솔더 두께 8.9μm로 측정되었다. 그림에서 솔더 범프는 reflow되지 않은 사진을 보여준 것이다. 이러한 형상은 삼차원 적층시 fluxing underfill을 도포하면 자연스러운 솔더 범프가 형성됨으로 접합에 큰 문제를 일으키지 않는다. [그림 3-1-21]는 완성된 TSV 실리콘 인터포저 웨이퍼 사진을 보여준다. [그림 3-1-18] 형성된 TSV 단면 관찰 결과
[그림 3-1-19] 도금 공정 후 TSV 단면 관찰 결과
[그림 3-1-20] 형성된 솔더 범프 배열
[그림 3-1-22]는 Four point probe 기법을 이용한 TSV의 저항 측정 사진을 보여준다. [표3-1-3]는 상기 방법으로 측정된 TSV 하나의 전기 저항을 보여준다. 약 10mΩ으로 이러한 크기의 TSV가 보여주는 일반적인 저항 값이 관찰되었다. 따라서, TSV 기반 실리콘 인터포저 공정이 안정적으로 수행되었음을 확인할 수 있었다
[그림 3-1-22] Four point probe 기법을 이용한 TSV의 저항 측정
[표 3-1-3] TSV의 전기 저항
wafer no reticle no
I(mA) V(mV) R(Ω) I(mA) V(mV) R(Ω) I(mA) V(mV) R(Ω) I(mA) V(mV) R(Ω) I(mA) V(mV) R(Ω) I(mA) V(mV) R(Ω) F1 10 0.1042 1.04E-02 10 0.1048 1.05E-02 10 0.099 9.90E-03 10 0.0984 9.84E-03 10 0.0988 9.88E-03 10 0.0984 9.84E-03 F2 10 0.1014 1.01E-02 10 0.1028 1.03E-02 10 0.0972 9.72E-03 10 0.1084 1.08E-02 10 0.0918 9.18E-03 10 0.1084 1.08E-02 F3 10 0.1078 1.08E-02 10 0.102 1.02E-02 10 0.0978 9.78E-03 10 0.107 1.07E-02 10 0.0926 9.26E-03 10 0.107 1.07E-02 F4 10 0.1635 1.64E-02 10 0.1072 1.07E-02 10 0.094 9.40E-03 10 0.0802 8.02E-03 10 0.1275 1.28E-02 10 0.0802 8.02E-03 F5 10 0.1135 1.14E-02 10 0.1008 1.01E-02 10 0.0914 9.14E-03 10 0.1062 1.06E-02 10 0.1062 1.06E-02 10 0.1062 1.06E-02 F6 10 0.126 1.26E-02 10 0.0999 9.99E-03 10 0.0975 9.75E-03 10 0.1043 1.04E-02 10 0.1475 1.48E-02 10 0.1043 1.04E-02
average 1.19E-02 1.03E-02 9.62E-03 1.01E-02 1.11E-02 1.01E-02
2 50 2 48 2 49 3 56 3 60 2 51 [그림 3-1-23]는 완성된 실리콘 인터포저를 이용한 삼차원 집적 기술을 보여준다. 일반적으로 사용되는 기술은 플럭스와 언더필을 사용하는 플립 칩 본딩 기술이다. 그러나 이러한 기술은 공정이 복잡할 뿐만 아니라 플럭스 잔사 세척 등의 공정에서 소자가 손상 받을 우려가 높고 낮은 고온 공정으로 인해 소자 특성이 저하될 우려가 높다. 이러한 우려를 제거하기 위해 fluxing underfill소재를 이용한 열 압착 혹은 리플로우 공정으로 삼차원 집적 공정을 개발하였다. fluxing underfill 소재 기술은 ㈜호전에이블에서 ETRI로부터 기술이전 받아 개발한 기술로 플럭스와 언더필의 역할을 동시에 fluxing underfill 소재가 수행함으로 삼차원
(a) Flux dispense (b) Alignment
(f) Underfill curing (e) Capillary underfill
(d) Flux residue cleaning
(c) Thermocompression Conventional Bonding Process
1. Fluxing Underfill dispense
Substrate Chip Substrate Chip T.C Substrate 2. Alignment 3. Thermocompression or reflow
Bonding Process Using Fluxing Underfill
Fluxing Underfill [그림 3-1-23] Fluxing underfill을 이용한 삼차원 집적 공정 기술 [그림 3-1-24] Fluxing underfill을 이용한 삼차원 집적 공정 순서 [그림 3-1-24]는 Fluxing underfill 소재를 이용하여 삼차원 집적 공정 순서를 보여준다. 원하는 적층된 시료를 확보할 때 까지 Fluxing underfill을 이용하여 집적 공정을 반복하면 된다. 이러한 공정으로 인해 먼저 적층된 곳에 사용된 solder가 녹을 위험이 있다. 그러나 fluxing underfill이 경화됨으로 인해 기계적 안정성이 제공됨으로 solder 용융으로 인한 기계적 전기적 안정성이 흔들리는 현상이 없는 것이 본 공정의 장점 중 하나이다.
[그림 3-1-25]는 삼차원 적층 공정시 공정 조건에 따른 적층 결과를 보여준다. 실리콘 기판 위에 Ag paste를 바른 후 실리콘 인터포저를 2단 적층한 결과를 보여준다. 실리콘
인터포저 사이의 간격이 일정하게 유지되고 있으나 솔더 조인트가 위치에 따라 wetting이 낮게 유지됨을 볼 수 있다. 이러한 현상은 open 불량으로 이어지게 되어 방지해야 한다. 솔더 조인트 내에 공극이 발생하는 것을 볼 수 있다. 이는 솔더 자체가 지니고 있는 케미컬의 영향으로 생각되며 솔더 공극의 크기가 클 경우 솔더 조인트 신뢰성 문제를 야기할 수 있기 때문에 적절한 수준으로 제어해야 한다. [그림 3-1-25] 삼차원 적층 공정시 공정 조건에 따른 솔더 조인트 관찰 결과 (조건 1) [그림 3-1-26] 삼차원 적층 공정시 공정 조건에 따른 솔더 조인트 관찰 결과 (조건 2) [그림 3-1-26]는 삼차원 적층 공정시 공정을 최적화한 이후에 적층 결과를 보여준다. 각 단마다 일정한 높이를 유지하고 있음을 보여준다. 같은 평면에서 일정한 높이를 유지하여
같은 평면에 위치한 솔더 조인트가 동일한 높이를 유지함을 알 수 있다. 또한, 솔더 조인트와 하부 UBM 간에 접합이 밀접하게 유지됨을 볼 수 있다. 솔더와 UBM 간에 금속간 화합물이 형성되어 높은 접합 강도를 유지하는 것도 관찰되었다. [그림 3-1-27]는 2단 적층 후 관찰한 X-ray 이미지로서 (a)는 평면 관찰, (b)는 평면 관찰 확대 사진 (c)는 사각 관찰 결과를 보여준다. TSV, 솔더 범프, 금속 패턴을 관찰할 수 있다. 두 단 사이의 정렬이 우수한 것을 확인할 수 있다. (b)의 확대된 그림에서 솔더 범프의 모양을 유지하고 있으며 솔더 범프가 퍼지거나 인접 패드의 솔더와 short되는 현상을 관찰할 수 없었다. 이는 적절한 접합 조건으로 본딩이 수행되어 안정적인 접합을 확보하였다는 것을 의미한다. 사진 중에 솔더가 퍼져보이는 것은 맨 아래 실리콘과 실리콘 인터포저 사이의 Ag paste로 인한 것임으로 무시하면 된다. 사각으로 관찰한 결과에서도 정렬도가 우수하며 솔더 조인트가 안정적인 형태를 유지하는 것을 관찰할 수 있다. 또한, DC에서 redundancy TSV와 솔더 범프가 적용되어 공정 안정성을 높인 것을 확인할 수 있었다. [그림 3-1-28]는 제작된 인터포저 상에 구현된 길이 5.7mm의 MSL의 측정된 S-parameters를 보여준다. (a)의 경우 10GHz에서 삽입손실 1.59dB, 반사손실 24.62dB, 0.1GHz에서 삽입손실 0.49dB를 보여준다. (b)의 경우 10GHz에서 삽입손실 2.21dB, 반사손실 24.59dB, 0.1GHz에서 삽입손실 0.95dB를 보여준다. 두 경우 모두 삽입손실이 20dB 이상으로 커서 임피던스 정합이 잘 되어 있음을 알 수 있다. 그러나 초기에 삽입 손실이 다소 클 뿐만 아니라 0.1GHz에서 2~3GHz까지 삽입손실이 증가하는 것을 관찰할 수 있다. 이러한 거동은 oxide의 절연 특성이 우수하지 않아서 RF의 손실이 발생하는 것으로 추정되고 있다. 현재 정확한 원인을 파악하기 위해서 분석 중이나 칩 크기가 증가함에 따른 응력 증가가 유력한 원인으로 생각되고 있다.
(a) (b) (c) [그림 3-1-27] 2단 적층 후 관찰된 X-ray 이미지 (a) 평면 관찰 (b) 평명 관찰 확대 (c) 사각 관찰
(a) (b) [그림 3-1-28] 길이 5.7mm의 MSL의 S-parameters 측정 결과 3.1.6. 레이더 3D 모듈용 공정 개발 결과 레이더 3D 모듈 개발을 위해 상기에서 얻어진 전송선로의 손실과 인터커넥션 손실 그리고 TSV를 통하는 수직 전이 손실을 포함한 power budget를 [표 3-1-4]과 같이 설계하였다. 수신단의 경우 전체 RF gain은 약 43.5dB 이고 송신단은 40dB의 RF gain을 확보하고 있어 37dBm 출력을 얻기는 충분한 손실을 가지고 있어 2차년도에 개발될 레이더 3D 모듈에 설계상 문제가 없음을 확인하였다.
[표 3-1-4] 전송손실을 포함하는 레이더 3D 모듈의 power budget
Stage 1 2 3 4 5 6 7 8
Parameter Unit RF input cable T_line Core T_line HPA T_line Atten. cable Gn dB -2.70 -0.50 22.00 -1.50 21.43 -1.50 0.00 -2.70 NFn dB 2.71 0.50 10.00 1.50 0.36 1.50 0.00 5.20 Pin dBm 0.00 -2.70 -3.20 18.80 17.30 38.73 37.23 37.23 Pout dBm -2.70 -3.20 18.80 17.30 38.73 37.23 37.23 34.53 (a) 송신단 Stage 1 2 3 4 5 6 7 8
Parameter Unit RF input T_line Limiter LNA T_line Core T.line Atenn
Gn dB -2.70 -0.50 -1.50 26.00 -1.50 21.00 -0.50 0.00
NFn dB 2.70 0.50 0.50 2.00 0.50 5.20 0.50 0.00
Pin dBm -30.00 -32.70 -33.20 -34.70 -8.70 -10.20 10.80 10.30
Pout dBm -32.70 -33.20 -34.70 -8.70 -10.20 10.80 10.30 10.30
(b) 수신단
[그림 3-1-29]는 레이더 3D 모듈의 단면 그림이다. 공정 순서는 CuW heat spreader에 HPA와 Tx interposer submount를 실장한 이후 spacer 인터포저를 적층한다. 이때 HPA는 thermal interface material (TIM)으로 본딩하여 열을 효과적으로 CuW heat spreader에 전달할 수 있도록 한다. 그 이후 Rx interposer를 적층한 이후 core chip과 LNA, 그리고 limiter를 실장한 이후 wedge bonding 공정을 실시한다. 그 이후 spacer 인터포저를 적층한 이후 최종적으로 ToP Kovar GND cap 층을 적층한다. 적층 공정에서는 모두 앞서 설명된 ㈜호전에이블의 fluxing underfill 소재가 적용되었고 적절한 압력을 가해 solder가 open되거나 short 불량이 발생하지 않도록 하였다. [그림 3-1-30]는 완성된 레이더 3D 모듈 시제품을 보여준다.
(d) (e)
[그림 3-1-29] 레이더 3D 모듈 공정 그림: (a) CuW (b) Tx 실리콘 인터포저와 서브마운트 실장 (b) HPA 실장 및 와이어 본딩 (c) 스페이서 적층 (d) 스페이서 적층 (e)
Kovar ground cap 적층
[그림 3-1-30] 완성된 레이더 3D 모듈 시제품이 테스트보드에 장착된 사진 3.1.7. 레이더 3D 모듈 RF 측정 결과 레이더 모듈에 적용되는 HPA의 RF 특성을 먼저 측정하였다. [그림 3-1-31]은 HPA 단품 지그와 회로도를 보여준다. [그림 3-1-32]는 9GHz의 RF input power 18dBm일 때의 RF output power의 spectrum을 보여준다. cable의 손실과 attenuator의 손실을 감안하면 HPA의 output은 38.14dBm으로 측정되었다. 동일한 방법으로 9.5GHz, 10GHz, 10.5GHz, 11GHz를 측정한 결과 HPA의 최대 RF output power는 각각 37.59dBm, 36.72dBm, 36.42dBm, 38.07dBm을 보였다. 이상은 CW mode에서 측정한 것으로서 pulse mode의 13W보다는 작은
RF output power를 관찰할 수 있었다.
(a) (b)
[그림 3-1-31] (a) 레이더 모듈에 적용되는 HPA 단품 시험 지그 및 (b) 회로도
3.2 0.25um GaN 능동소자(GaN HEMT) 마스크 설계 3.2.1. GaN HEMT 에피 구조 설계
본 연구에서 제작된 0.25 um GaN HEMT 소자는 SiC 기판상에 AlGaN와 GaN의 이종접합이 형성되어 있는 에피 구조를 가지는 GaN HEMT 웨이퍼를 이용하여 제작되었다. [그림 3-2-1]은 본 연구에서 사용된 GaN HEMT 웨이퍼의 에피 구조이다. 에피 웨이퍼의 기판으로 적용된 SiC 웨이퍼는 웨이퍼 평면(wafer plane)이 (0001) 면이 되는 방향성을 가지고, 100,000 Ω•cm 이상의 높은 비저항 값을 가지는 기판을 이용하였다. [그림 3-2-1] GaN HEMT 소자 에피 구조 3.2.2. GaN HEMT 소자 구조 설계 본 연구에서의 0.25 um GaN HEMT 소자는 T-게이트 구조를 적용하였으며, [그림 3-2-2]와 같이 소자구조를 설계하였다. [그림 3-2-2] GaN HEMT 소자 구조
머리 부분의 길이는 0. 6um, 0.8 um, 1.0 um의 3종류로 설계하였다. 또한 소스-드레인 전극의 간격은 3.0 um, 3.5 um, 5.0 um로, 소스-게이트 전극의 간격은 1.0 um, 1.15 um의 2종류, 게이트-드레인 전극의 간격은 2.0 um, 2.35 um, 4.0 um의 3종류로 설계하였다. 아울러 게이트의 수는 2개, 4개, 8개, 10개의 구조를 적용하여 총 게이트 폭이 100 um ∼ 1 mm를 가지도록 설계하였다.
[그림 3-2-3]는 GaN HEMT 소자 마스크 레이아웃을 보인 것으로, 1번 영역은 de-embed 패턴, 2~4번 영역은 0.25 um GaN HEMT 소자의 공정을 위한 PCM (Process Control Monitor), GaN HEMT 소자, TFR, 5번 영역은 5W MMIC, 6번 영역은 수동소자인 인덕터 소자, 7번 영역은 금속-절연막-금속 구조를 갖는 커패시터 소자이며, 8~9번 영역은 0.25 um GaN HEMT 소자, 10~12번 영역은 5W GaN MMIC로 구성되었다.
[그림 3-2-3] GaN HEMT 소자 마스크 레이아웃
[그림 3-2-4]는 기본소자와 라이브러리용 소자의 사진을 보인 것이다. on-wafer측정을 하기 위하여 입출력단자에 GSG(Ground-Signal-Ground) 패드가 있고 후면 비아홀(Backside Via Hole) 소스 패드의 일부에 있다. 그러나 실제 MMIC를 제작하기 위해서는 backside via hole의 위치는 능동소자의 양 옆에 있고 입출력은 전송선로(transmission Line)로 설계를 해야 하기 때문에 [그림 3-2-4]와 같이 능동소자 옆에 배치하여 설계하였다. 이 경우 입출력이 GSG 패드로 있는 것은 측정하기 위한 것이고, 이 패드의 효과를 없애기 위하여 de-embed 패턴을 OPEN/SHORT 형태로 만들어 소자의 정확한 특성을 추출해야 한다. 이러한 OPEN/
/SHORT de-embed 패턴은 [그림 3-2-5]에서 보는 바와 같이 실제 MMIC에서 사용하는 부분을 제외한 나머지 부분의 OPEN/SHORT 패턴만을 설계하였다. [그림 3-2-4] 기본 소자(좌)와 라이브러리용 소자(우) [그림 3-2-5]소자의 특성을 추출하기 위한 De-embed pattern(OPEN/SHORT) [그림 3-2-6] 라이브러리용 소자(2f100, 4f100, 8f100) 기본소자인 200 um와 400 um 뿐만 아니라 실제 전력 종단에 사용할 수 있는 800 um 인 소자를 기본소자를 확장하여 설계하였으며, 이를 [그림 3-2-6]에 보였다. 3.2.3 GaN HEMT 소자 제작 공정 본 연구에서 개발한 0.25 um T-게이트 구조를 갖는 GaN HEMT 소자의 제작공정 순서도는 [그림 3-2-7], 제작공정 단면도는 [그림 3-2-8]과 같다. 0.25 um 소자를 제작하기 위한 에피 기판에 대해서 먼저 오믹 접촉을 형성시켜 소스와 드레인 전극을 형성한다. 이때, 오믹 금속으로는 Ti/Al/Ni/Au가 이용되었으며, RTA (Rapid Thermal Annealing) 공정이 오믹금속 증착 및 lift-off 공정 수행 후에 수반되었다. 다음으로 능동소자의 활성층 영역을
정의함과 동시에 소자를 전기적으로 분리시키 위하여 이온주입 방법을 이용하여 활성층 영역을 정의한다. 이온주입 격리공정 조건은 Phosphorus 이온, 가속 전압은 60 KeV와 80 KeV, 이온 도즈는 4x1014/cm2이 사용되었다. 다음으로 PECVD(Plasma Enhanced Chemical
Vapour Deposition)를 이용하여 260℃에서 500 Å의 두께로 SiNx 박막을 증착하였으며, 게이트 길이를 정의하기 위하여 단일층의 PMMA를 도포한 후 e-beam lithography 공정을 통해 게이트 전극의 길이 영역에 대한 patterning 공정을 수행한 후, RIE(Reactive Ion Etching)를 이용한 SiNx 식각 공정을 수행하였다.
[그림 3-2-7] 0.25 um GaN HEMT 제작공정 순서도
이후, T-게이트 구조를 형성하기 위하여 삼중층의 구조를 적용하였으며, 적용된 감광막 구조는 PMMA/Co-polymer/PMMA를 이용하였고, 가속전압 100 kV로 e-beam lithography 공정을 수행하였다. 상기 e-beam lithography 공정을 통해 게이트 전극의 머리 부분과 다리 영역에 대한 patterning 공정을 수행한 후, 리세스 식각 또는 플라즈마 처리 공정을 수행하고, 게이트 전극 금속의 증착 및 lift-off 공정을 수행하여, T-게이트 전극을 형성한다. 다음으로, SiNx 박막을 증착하는 passivation 공정을 수행하며, 이때 금속-절연막-금속 구조의 커패시터가 형성된다. 이후 절연막 via opening 공정 후 Au-plating 공정을 통해, 필요 영역에 대해서 3 um 이상의 금 도금 공정을 수행하여, air-bridge를 형성하며, 웨이퍼 전면의 배선이
최종적으로 연결된다. [그림 3-2-9]는 T-게이트 형성 후 단면 형상을
투과전자현미경(TEM)으로 관찰한 사진이다. [그림 3-2-10]은 GaN HEMT 소자 제작 공정 완료 후의 4인치 웨이퍼 사진이다.
- Ti/Al/Ni/Au 금속 증착 - RTA 열처리 - 오믹전극 형성 - Ni/Au 금속 증착 - 제 1층 금속선 형성 - Phosphorus 이온 주입 - 소자격리 영역 형성 - T-gate footprint 패턴 형성 - SiN 식각
_ T-gate head litho. 형성 - SiN 박막 증착 - 소자 보호막 형성 - T-gate metal 증착: Ni/Au - Metal lift-off - 0.15um T-gate 제작 - SiN 박막 식각 - SiN Via 형성 [그림 3-2-8] 0.25 um GaN HEMT 제작공정 단면도
[그림 3-2-9] T-게이트 단면 TEM 사진
[그림 3-2-10] 공정 완료된 4인치 웨이퍼
[그림 3-2-11]은 게이트 길이 0.25 um, 단위 게이트 폭 100 um, 게이트 2개인 소자(2f100)의 광학현미경 사진을 보인 것이다.
[그림 3-2-11] 단위 게이트 폭 100 um, 게이트 2개인 기본 소자(2f100)
3.2.4 GaN HEMT on SiC 후면공정 기술 개발
3.2.4.1 GaN HEMT on SiC 후면공정 기술 개요
개발하고자 하는 과제는 GaN 소자가 제작된 100um 두께의 SiC 기판 후면에 70um 직경의 비아홀을 형성하여 전면의 소스 전극과 연결하여 후면 접지가 가능하도록 하는 것이다. 즉 후면 비아홀의 깊이는 100um 이며, 원통형 비아홀의 직경은 70um 이하가 되도록
하였다. 이는 전면 전극패드의 크기가 100um x 100um 임을 고려한 것이다. SiC 비아홀 식각은 식각공정장비 전문 제작업체를 통해 demo test 형태로 수행되었으며 4인치 기판 내에서 식각속도의 균일도는 3% 이내가 되도록 하였다. 또한 전면의 전극 패드가 etch stop으로 작용할 수 있도록 GaN:SiC 식각선택비가 1:5 이상이 되도록 하였다. [그림 3-2-12]는 후면 비아홀 공정 완료 시 예상되는 비아홀의 단면도와 각 구성 층을 설명한 그림이다. 100um 두께의 GaN on SiC 기판 후면에 비아홀 직경 70um인 실린더 형태의 비아홀을 통해 도금된 Au에 의해 전면의 소스 전극과 후면이 연결된 모습이다.
[그림3-2-12] GaN HEMT on SiC 소자에 형성된 후면 비아홀의 단면도
GaN on SiC HEMT 소자가 형성된 4인치 SiC 기판을 사용하여 후면 공정을 수행한 결과를 단계별로 정리하고자 한다. [그림 3-2-13]은 후면 비아홀의 있는 GaN HEMT on SiC 소자의 후면공정의 흐름도를 도시한 모식도이다.
3.2.4.2 Carrier 웨이퍼 본딩 및 lapping SiC 기판의 두께를 얇게 하여 소자에서 발생하는 열의 방출을 용이하게 하고 SiC 비아홀 식각 시 비아홀의 깊이에 따른 식각의 어려움을 줄일 필요가 있다. Lapping 및 polishing을 위해서는 지지기판(캐리어 웨이퍼)이 필요하게 되는데 또 다른 4인치 SiC bare 웨이퍼를 사용하였다. 이는 웨이퍼 간 접착을 위해 높은 온도로 가열하였다가 냉각하는 과정에서 서로 다른 물질의 웨이퍼를 사용할 경우 열팽창계수 차이로 인해 웨이퍼가 분리되는 문제를 극복하기 위함이다. 소자가 형성된 웨이퍼의 전면에 특정한 접착제를 코팅한 후 캐리어 웨이퍼를 맞댄 후 압력을 가해 접착되도록 하였다. 접착물질의 두께는 약 50um 였으며 웨이퍼 간에 빈공간이 없도록 접착되었으며 색상이 없는 투명한 형태였다.
SiC는 모스 경도(Mohs hardness)가 9 로서 매우 단단한 물질로 연마하기 위해서는 다이아몬드와 같은 더 높은 경도를 갖는 연마제를 사용하여야 한다. 한편 SiC는 충격에 의해서 쉽게 깨지는 특성이 있으므로 연마 시에 적절한 하중 및 연마속도가 중요한 공정 노하우이다. 외부 업체를 통해 100um 두께로 4인치 SiC 기판의 랩핑 및 폴리싱을 수행하였다. 3.2.4.3 Ni 식각 마스크 패터닝 캐리어 웨이퍼에 접착된 상태로 연마된 웨이퍼의 후면에, 전면에 형성되어 있는 소스 패드와 정렬되어 후면 비아홀 패턴을 형성하는 공정이 필요하다. SiC 웨이퍼 및 접착제는 투명하므로 전면의 패턴과 후면의 패턴을 contact aligner을 사용하여 정렬하는데 문제가 없었다. 다만 100um의 웨이퍼 두께에 의해 발생하는 전면과 후면의 초점 거리의 차가 존재하므로 aligner를 사용함에 있어 약간의 숙련이 필요하다.
연마된 웨이퍼의 후면에 spin coater로 negative PR(LOR)을 도포하였다. 70um 직경의 비아홀이 패터닝되어 있는 포토마스크와 contact aligner를 사용하여 정렬(alignment), 노광(exposure), 현상(develop)을 통해 비아홀을 제외한 나머지 영역이 오픈되도록 패턴을 형성하였다. [그림 3-2-14]은 PR의 리소그라피 공정이 완료된 후 웨이퍼의 후면에서 바라본 모습이다.
[그림 3-2-14] 비아홀 형성을 위한 PR 리소그라피 패터닝 후의 모습
이때 PR의 단면 형상은 역경사를 갖게 되어 금속 증착 후 쉽게 리프트오프가 가능하다. 도금을 위한 seed metal로 Ti/Au를 e-beam evaporator로 총 두께 0.15um를 증착하였다. [그림 3-2-15]에서 리프트오프를 통해 비아홀이 오픈된 모습을 볼 수 있다. 그림에서 청회색으로 보이는 것은 전면에 형성된 소스 패드를 후면에서 바라보았을 때의 모습니다. Etch stop으로 사용하기 위해 전면 패드의 가장 아래 금속층은 Ni이 사용되었으며 이로 인해 색깔이 청회색으로 보인다. 패드의 크기는 100um x 100um로 정방형이다. 노란색으로 보이는 seed metal은 Au의 색깔에 기인하며 그림에서 70um 직경을 갖는 후면 비아홀 오픈 영역을 볼 수 있다.
[그림 3-2-15] 전면의 패턴과 정렬되어 seed metal이 형성된 모습
전기도금법에 의해 seed metal이 형성된 영역에 5um 두께로 Ni을 도금하였다.[그림 3-2-16] Ni은 SiC의 식각 시 식각마스크 역할을 하게 된다. 식각마스크가 가져야 할 특성은 SiC에 비해 충분한 선택식각비를 가져야 한다. 문헌에 따르면 ITO, Al, Cr, Ni 등이 식각마스크로서 테스트 되었으나 Ni이 가장 적합한 것으로 알려져 있다. 또한 Ni은 Fluoride 화합물을 만들어 측면 식각이 억제되도록 하여 이방성(anisotropy) 식각 프로파일을 나타내는 데에도 도움을 주는 것으로 알려져 있다
[그림 3-2-16] Ni 도금된 비아홀 패턴의 광학 사진 비아홀 패텬의 엣지에서 Ni 도금의 막질 및 형상은 후에 SiC 식각에 영향을 줄 수 있다. 이를 관찰하기 위하여 SEM 분석을 하였다. [그림 3-2-17]은 SEM으로 관찰한 패터닝된 Ni 마스크의 모습니다. 사진에서 보는 바와 같이 비아홀 내부에 debris가 관찰되며 edge는 둥근 형태를 가졌다. 오픈된 비아홀의 직경는 62.2um로 측정되었다. [그림 3-2-17] Ni 도금된 비아홀 패턴의 SEM 사진 3.2.4.4 SiC 식각 공정 SiC 전용의 식각장비를 이용하여 식각한 결과는 [그림 3-2-18]과 같다. 10분 간의 descum 과 33분의 SiC main etch 그리고 15분 간의 soft landing/over etching 하여 식각을 완료하였다. [그림 3-2-18]은 상기의 과정으로 식각이 완료된 후의 식각된 비아홀의 단면 사진이다.
비아홀의 형태는 수직인 단면을 보였으며 비아홀 입구에서는 Ni 마스크의 식각에 의한 경사 profile이 나타났다. 이러한 마스크 식각에 의한 recession은 수직 단면을 갖는 Ni 도금 공정을 개발함으로써 해결할 수 있을 것으로 생각된다. 하단 사진의 GaN 에피층의 손실은 약 0.1um 정도로 매우 낮았다. 사진으로부터 측정한 비아홀의 dimension은 SiC의 두께가 53um 였으며, 2.17~2.18um 였던 GaN 에피층의 두께는 식각 후 2.13um 가 남은 것으로
분석되었다.
[그림 3-2-18] SiC 식각 결과(SEM 사진) 3.2.4.5 GaN 에피층 식각 및 후면 metallization
SiC 식각이 완료된 후 GaN 에피층을 식각하기에 앞에 Ni mask를 제거하는 것이 추후후면 metallization 공정시 유리하다. 20% HNO3 용액에서 Ni 를 식각하여 제거하고 SEM 과 EDS로 비아홀의 형상과 비아홀 바닥의 조성을 분석하였다.
[그림 3-2-19]은 비아홀의 SEM 사진 및 EDS 분석 결과이다. 비아홀의 벽면은 매우 smooth한 형태였으며 비아홀 바닥 또한 깨끗한 표면 형태를 보였다. 바닥의 조성 분석 결과 Ga, Al, Ni 과 더불어 Si, C peak가 측정되나, 비아홀이 깊은 이유로 벽면에서의 신호가 detect 될 수 있다는 점을 고려해 볼 때 GaN 에피층의 노출되었음을 확인 할 수 있었다.
[그림 3-2-19] Ni 마스크 제거 후 비아홀 SEM 사진 및 EDS 분석
AlGaN, AlN 및 GaN 등으로 이루어진 에피층의 식각은 주로 Cl 계 가스를 사용한다. 따라서 F 계 가스에 의해 식각되는 SiC substrate와 Cl 계 가스에 의해 식각되는 GaN 에피층의 식각은 서로에 대하여 충분한 식각 선택비를 갖고 있음을 뜻한다. ETRI의 ICP 식각 장비를 사용하여 Cl 계 가스를 사용하여 80분 간 식각하였다. 광학 현미경으로 관찰한 비아홀의 형상을 [그림 3-2-20]에 나타내었다. 광학 사진으로부터 비아홀의 바닥이 노란색 계통인 것으로 보아 전면 소스패드의 Au가 드러나는 것으로 예측할 수 있다.
[그림 3-2-20] GaN 에피층 식각 결과(광학 사진)
식각이 완료된 wafer를 후면 metallization을 위하여 Ti/Au를 500/5000A 두께로 sputter를 사용하여 증착하였다. 60C의 Au 도금조에서 150mA의 전류를 흘려주며 30분간 도금하여 5um 두께로 Au 도금하였다. 도금된 비아홀을 후면에서 광학 현미경으로 관찰한 사진은 [그림 3-2-21]와 같았다.
[그림 3-2-21] Au 도금된 비아홀 바닥 사진
[그림 3-2-22]은 후면 공정이 완료된 4인치 기판의 전체모습과 인접한 두 개의 소스전극 패드가 후면비아홀을 통해 전기적으로 연결되었는지 test를 통해 연결되어 있음을 확인한 측정결과이다.
[그림 3-2-22] 후면 공정 완료된 4인치 기판에서 측정된 연결성 확인
결론적으로, 실제 GaN HEMT 소자가 제작되어 있는 GaN on SiC 웨이퍼를 사용하여 비아홀 공정을 수행하였다. SiC substrate와 GaN 에피층은 서로 다른 반응가스를 사용하여 2대의 다른 건식 식각 장비로 식각하였다. SiC 식각 시 식각 마스크로 사용되는 Ni과의 SiC 식각 선택비는 40:1 이상 이었으며 GaN 에피층과의 식각 선택비도 30:1 이상이 되게
함으로써 정확히 0.1um 이내의 손실만 두고 에피층에서 식각을 멈출 수 있었다. SiC의 main 식각속도는 1.4um/min 이었다. 식각시 발생하는 defect를 감소시키기 위해 질산 cleaning 및 descum 등의 전처리가 요구되었다. 식각 완료 후 sputter에 의한 seed metal 증착, Au 도금 공정으로 후면 메탈공정을 수행하였다. 소자 웨이퍼와 캐리어 웨이퍼를 분리하여 전면 패드를 통한 전기적 연결을 확인하였다.
3.2.5 GaN HEMT 소자 측정
GaN HEMT 소자 측정은 게이트 길이 0.25 um, 단위 게이트 폭 100 um, 게이트 2개, 총 게이트 폭이 200 um인 기본 소자를 측정하였다. I-V 측정조건은 Vds = 0 ~ 20 V, Vgs = -2.5 ~ 0 V (0.5 V step)이고, Gm은 Vds = 10 V, Vgs = -5 ~ 0 V이다. [그림 3-2-23]는 총 게이트 폭(Wg)이 200 um인 GaN HEMT 소자의 I-V 곡선과 트랜스 컨덕턴스를 측정한 그래프이다. 전체 게이트 폭이 200 um인 GaN HEMT 소자는 Vds = 10 V 에서 Idss = 748 mA이며, Vth = -2.9 V로 우수한 핀치오프(pinch-off) 특성을 나타내었다. 트랜스 컨덕턴스 그래프로부터 최대 트랜스 컨덕턴스는 344 mS/mm 이다. RF 특성을 측정하기 위한 측정조건은 주파수 500 MHz ~ 50 GHz에서 드레인 전압 Vd = 10 V, 게이트 전압 -2.0 V로 측정한 S-parameter를 H21과 MSG(maximum Stable Gain), MAG(Maximum Available Gain)을 이용하여 [그림 3-2-24]와 같이 차단주파수(Cutoff Frequency, ft)와 최대발진주파수(Maximum Oscillation Frequency, fmax)를 추출하였다. 총 게이트 폭이 200 um인 GaN HEMT 소자는 Vds = 10 V, Vgs = -1.2 V 에서 ft = 55.97 GHz, fmax = 141.37 GHz의 값을 보였다.
[그림 3-2-24] 게이트 폭이 2 x 100 ㎛인 GaN HEMT RF 측정결과
3.2.6 0.25㎛ GaN 능동소자(GaN HEMT) 모델링 및 설계변수 추출
GaN HEMT 소자의 대표적인 모델은 [그림 3-2-25]와 같다. 주로 EEHEMT, Angelov, CMC, CFET, Auriga 등의 모델이 있으며 EEHEMT와 Angelov/Angelov-GaN 모델의 장단점을 그림과 같다.
[그림 3-2-25] GaN FET/HEMT 소자의 주요 모델 비교
많은 GaN HEMT 소자의 모델 중에서 Angelov-GaN model을 사용하고 있으며, 이유는 대신호 고전력소자에 적합하고 온도파라미터와 dispersion 모델로 정확도를 향상하였으며 모델 추출과정이 다른 모델에 비해 용이하고 현재 본 과제에서 수행하고 있는 IC-CAP과 연동하여 측정과 모델 파라미터를 추출할 수 있기 때문이다.
IC-CAP 프로그램을 이용하여 패키지 툴킷(Tool Kit)으로 나온 W8533EP를 사용하여 능동소자의 모델 파라미터를 추출한다. Angelov-GaN model 파라미터는 [그림 3-2-26]와 같고 약 92개의 파라미터가 있으며, 이를 분류하면 DC 파라미터, CV/RF 파라미터, 온도 파라미터, dispersion 파라미터 등으로 나눌 수 있으며, 이를 [그림3-2-27]에 나타내었다.
