ISA BUS의 규격

5.3.1 ISA BUS의 전기적 규격

IBM 호환 PC의 초기 버스 형태로서 ISA 버스 라고 부르며, 슬롯의 모 양은 그림과 같다. 첫 번째 그림은 16비트 ISA 슬롯이며, 두 번째 그림은 8비트 ISA 슬롯이다.

[그림 5.3.1] ISA(Industrial System Architecture) BUS

버스 클럭 8MHz, 버스 폭 8/16 비트, 대역폭 5MB/s를 지원한다. 현재

B11 #SMEMW O

B12 #SMEMR I

B13 #IOW I/O

B14 #IOR I/O

B15 #DACK3 O

B16 DRQ3 I

B17 #DACK1 O

B18 DRQ1 I

B19 #REFRESH I/O

B20 CLK O

B26 #DACK2 O

B27 T/C O

B28 ALE O

B29 +5V O

B30 OSC O

B31 GND O

5.3.2.1 ISA BUS의 A0∼A19

A0∼A19 : 하위 20비트의 주소버스(CPU or DMA 제어기에서 출력된 다.)이며, ALE 신호의 하강모서리(edge)에서 래치(latch)된다. 이것이 양 방향성인 것은 다른 CPU와 DMA제어기가 이 버스를 동작할 수 있도록 하기 위함이며 다중 프로세서 시스템에 대응할 수 있도록 설계되어 있다.

5.3.2.2 ISA BUS의 A17∼A22

A17∼A22 : 상위 7비트의 주소 Line이지만 A0∼A19와 다른 점은 래치 가 되지 않고 그대로 I/O 채널에 출력되므로 래치는 확장 보드측에서 수 행하여야 하며, ALE 가 논리 1일 때 확정된다, 이것에 의해 16Mbyte의 주소공간을 갖게 된다.

5.3.2.3 ISA BUS의 CLK

CLK : 50% Duty Cycle로서 기종에 따라 동작 클럭 주파수가 다르다.

5.3.2.4 ISA BUS의 Reset DRV

Reset DRV : 리셋신호이다. 이것은 출력 신호이므로 하드웨어 리셋기 능이 없으며 시스템 프로세서 보드의 상태와 확장 I/O의 리셋신호에 사용 된다.

5.3.2.5 ISA BUS의 D0∼D15

D0∼D15 : 16비트 데이터 버스로서 D0는 LSB ,D15는 MSB이다. I/O 장치의 바이트 데이터 전송 있어서는 하위 8비트(D0∼D7)를 사용하며 워 드 데이터 전송에 있어서 8비트 정치의 경우는 2회 분할하여 바이트 데이 터를 전송하고 16비트 장치는 D0∼D15를 사용하여 전송을 수행한다.

5.3.2.6 ISA BUS의 ALE

ALE : 버스제어기가 출력하는 주소래치가능 신호의 Buffer화된 출력이 며, CPU 또 DMA 제어기의 주소확인을 표시하기 위한 신호이다. A0∼

A19는 이 신호의 하강 모서리에서 래치 되며 DMA 사이클 동안에는 논 리 H를 유지한다.

[표 5.3.2] 확장된 ISA 카드의 기능과 핀구조

핀번호 신호명 I/O

D1 #MEMCS16 I

D2 #LOCS16 I

D3 IRQ10 I

D10 #DACK5 O

D11 DRQ5 I

D12 #DACK6 O

D13 DRQ6 I

D14 #DACK7 O

D15 DRQ7 I

D16 +5V O

D17 #MASTER I

D18 GND O

C13 SD10 I/O

C14 SD11 I/O

C15 SD12 I/O

C16 SD13 I/O

C17 SD14 I/O

C18 SD15 I/O

5.3.2.7 ISA BUS의 #I/O CH CK

#I/O CH CK : 이 신호는 메모리 또는 I/O 채널의 패리티 오류 정보이 며, 이 신호가 동작상태 일 때 는 수정 불가능한 시스템 오류이다.

5.3.2.8 ISA BUS의 CH RDY

CH RDY : 이 신호는 메모리와 I/O 장치가 대기 사이클을 필요로 할 때 사용한다.

5.3.2.9 ISA BUS의 IRQ3-7 , IRQ9-12 , IRQ14-15

IRQ3-7 , IRQ9-12 , IRQ14-15 : CPU 대한 I/O 장치에서 하드웨어 인 터럽트 신호이다. 우선순위는 IRQ3 가 가장 높고 그 다음은 10, 11, 12, 13, 14, 15, 3, 4, 5, 6, 7,의 순으로 낮아진다. 인터럽트는 논리0에서 1로의 상승 모서리에서 발생하며, CPU가 확인할 때까지 논리상태 1을 유지하여 야 한다.

5.3.2.10 ISA BUS의 #IOR

#IOR : I/O 장치에서 대한 판독제어 신호이며 CPU와 DMA 제어기에서 도 발생할 수 있도록 양방향성으로 되어있다.

5.3.2.11 ISA BUS의 #IOW

#IOW : I/O 장치에 데이터 버스의 데이터를 기록하는 제어 신호이며, CPU 또는 DMA 제어기에서 데이터가 출력된다.

5.3.2.12 ISA BUS의 #SMEMR , #MEMR

#SMEMR , #MEMR : 이 신호는 메모리 판독 제어신호이며, #SMEMR 는 1Byte의 메모리 전용의 판독신호이고, #MEMR는 모든 메모리 사이클 에서 동작되는데 이 신호는 양방향성으로서 I/0 채널에서도 동작이 되지 만 #MEMR를 동작하기 전에 1클록 사이클 기간동안 버스상의 주소가 확 정되어야 한다.

5.3.2.13 ISA BUS의 DRQ0-3, DRQ5-7

DRQ0-3, DRQ5-7 : I/O 장치 또는 I/O채널 상의 CPU에서 시스템에 DMA를 요구하는 신호이며, 우선 순위는 DRQ이 가장 높고 DRQ7이 가 장 낮다. DMA요구는 논리1에서 발생하며 DACK가 동작될 때까지 이 상 태를 유지하여야 한다. DRQ0∼DRQ3은 8비트 전송에 사용되고, DRQ5∼

DRQ7은 16비트를 전송할 때 사용된다.

5.3.2.14 ISA BUS의 AEN

AEN : 이 신호는 동작될 때 DMA제어기는 주소버스 및 데이터 버스의 판독/기록을 제어한다.

5.3.2.15 ISA BUS의 #REFRESH

#REFRESH : 이 신호는 재생 사이클을 표시하기 위하여 사용되며 I/O 채널에서 CPU에 의해 동작되는 것이 가능하다.

5.3.2.16 ISA BUS의 SBHE

SBHE : 데이터 버스의 상위 바이트의 전송을 표시하는 신호이다.

5.3.2.17 ISA BUS의 #MASTER

#MASTER : DRQ 신호와 함께 시스템 제어를 얻기 위하여 사용된다.

I/O 채널 상의 CPU 또는 DMA제어기는 연속모드에서 DRQ를 출력하고

#DACK를 수신한다. #DACK를 논리 0으로 하여 주소, 데이터 및 제어버 스의 제어를 허용한다. #DACK를 논리 0으로 하여 주소, 데이터 및 제어 버스의 제어를 허용한다.

5.3.2.18 ISA BUS의 OSC

OSC : 14.318318MHz의 의무 주기 50%의 클록이다. 시스템 클록과는 동기 되어 있지 않다.