Design of a CMOS Image Sensor Based on a 10-bit Two-Step Single-Slope ADC

논문 2013-50-11-9

10-bit Two-Step Single Slope A/D 변환기를 이용한 고속 CMOS Image Sensor의 설계

( Design of a CMOS Image Sensor Based on a 10-bit Two-Step Single-Slope ADC )

황 인 경^*, 김 대 윤^*, 송 민 규^***

( Inkyung Hwang, Daeyun Kim, and Minkyu Song

)

요 약

본 논문에서는 10-bit 해상도의 Two-Step Single-Slope A/D 변환기를 이용한 고속 CMOS Image Sensor(CIS)를 제안하였 다. 제안하는 A/D 변환기는 5-bit coarse ADC 와 6-bit fine ADC 로 구성되어 있으며, 기존의 Single-Slope A/D 변환기보다 10배 이상의 변환속도를 나타내었다. 또한 고속 동작에서 적은 노이즈 특성을 갖기 위해 Digital Correlated Double Sampling(D-CDS) 회로를 제안하였다. 설계된 A/D 변환기는 0.13um 1-poly 4-metal CIS 공정으로 제작되었으며 QVGA(320×240)급 해상도를 갖는다. 제작된 칩의 유효면적은 5mm×3mm 이며 3.3V 전원전압에서 약 35mW의 전력소모를 나 타내었다. 변환속도는 10us 이었으며, 프레임율은 220 frames/s 으로 측정되었다.

Abstract

In this paper, a high-speed CMOS Image Sensor (CIS) based on a 10-bit two-step single-slope A/D converter is proposed. The A/D converter is composed of both a 5-bit coarse ADC and a 6-bit fine ADC, and the conversion speed is 10 times faster than that of the single-slope A/D converter. In order to have a small noise characteristics, further, a Digital Correlated Double Sampling(D-CDS) is also discussed. The proposed A/D converter has been fabricated with 0.13um 1-poly 4-metal CIS process, and it has a QVGA(320×240) resolution. The fabricated chip size is 5mm×3mm, and the power consumption is about 35mW at 3.3V supply voltage. The measured conversion speed is 10us, and the frame rate is 220 frames/s.

Keywords: Two-Step Single Slope ADC, CMOS Image Sensor, Digital Correlated Double Sampling

Ⅰ. 서 론

CMOS Image Sensor(CIS)에는 Single Channel ADC 구조, column-parallel ADC 구조, Pixel ADC 구

* 학생회원, ^** 정회원, 동국대학교 반도체과학과 (Dept. of Semiconductor Science, Dongguk Univ.)

ⓒ Corresponding Author(E-mail: [email protected])

※ 본 논문은 2013년도 정부(미래창조과학부)의 재원으 로 한국연구재단의 기초연구사업 지원을 받아 수행 된 것임(2013R1A1A2001455)

접수일자：2013년5월16일, 수정완료일：2013년11월6일

조 들이 널리 사용된다. 그 중 고해상도 CIS에서는 column-parallel ADC 구조가 프레임율, 면적, 파워 소 모 면에서 좋은 균형을 이루기에 최근 많은 CIS에 사용 되고 있다. 각 column 마다 ADC를 배치하는 이 구조 에는 Single Slope A/D 변환기(SS-ADC)가 좁은 면적 으로 고해상도를 얻을 수 있기 때문에 주로 사용된다^[1

∼6]. 그러나 SS-ADC는 변환시간이 해상도에 대해 지수 배로 증가하기 때문에 CIS의 프레임율을 제한하는 단 점을 가지고 있다. 따라서 HDTV, UDTV 등 고해상도 에서 30frames/s 이상의 프레임율을 요구하는 시스템에

서는 SS-ADC의 사용이 어렵다. 본 논문에서는 상위 비트와 하위 비트를 나누어 두 번의 A/D 변환과정을 가져 기존 SS-ADC의 변환속도보다 약 10배 이상 빠른 two-step SS-ADC를 사용하여 QVGA(320

×

설계된 CIS는 0.13um 1-poly 4-metal CIS 공정을 사 용하여 제작되었으며, 본 논문의 기술순서는 다음과 같 다. Ⅱ장에서 CIS의 구조와 two-step SS-ADC의 회로 및 동작원리에 대하여 논하며, Ⅲ장에서 제작된 CIS의 측정 과정과 결과를 기술하고 Ⅳ장에서 결론을 맺는다.

Ⅱ. Two-step SS-ADC을 이용한 CIS의 구조와 동작원리

1. 제안하는 CMOS Image Sensor의 구조 제안하는 CIS의 구조는 그림 1과 같다. 설계된 CIS는 column-parallel ADC 구조를 기반으로 설계되었으며, 2.25um²의 4tr Active Pixel Sensor(APS)를 사용하여, 320x240의 QVGA급의 해상도를 갖도록 배치하였다. 또 한 고속 CIS 구현을 위해 사용한 column-parallel ADC 는 기존 SS-ADC에 비해 빠른 변환 속도를 갖는 two-step SS-ADC를 사용하였다. 그리고 CIS의 pixel array에 column-parallel ADC의 배치 할 경우 매우 작은 pitch 안에서의 레이아웃이 요구되기 때문에, even과 odd 로 나누어 배치하는 방법을 통해 좁은 면적에서의 레이 아웃으로 인해 발생할 수 있는 부작용을 최소화 하고자 하였다^[6]. 또한 two-step SS-ADC에서 발생할 수 있는 구간 경계 에러를 해결하기 위해 fine ramp의 해상도를 1bit 높여 여분의 해상도를 통해 에러를 보정하는 Digital Correction Logic(DCL)을 사용하였으며, FPN을 최소화하 기 위해 여분의 메모리와 감산기를 활용한 two-step SS-ADC용 D-CDS를 적용하여 이미지 센서의 노이즈를 감소 시켰다.

2. Two-step SS-ADC의 회로 및 동작원리 기존의 SS-ADC는 10bit의 해상의 ADC를 구현하기 위해 1024(2¹⁰)번의 카운팅이 필요하지만, two-step SS-ADC의 경우 coarse와 fine 구간으로 나누어 변환 을 하는 동작 과정을 통해 64(^{ })번의 카운팅 만으

그림 1. Two-step SS-ADC를 이용한 CIS의 구조도 Fig. 1. Two-Step SS-ADC using the structure of the

CIS.

그림 2. Two-step SS-ADC 회로도

Fig. 2. Circuit diagram of two-step SS-ADC.

로 10bit의 해상도를 구현할 수 있다. 따라서 10bit two-step SS-ADC가 기존 10bit SS-ADC에 비해 동작 속도가 수치적으로 16배 빠를 것을 기대 할 수 있어 고 속 CIS 설계가 가능하다는 장점이 있다^[3∼7].

그림 2에 two-step SS-ADC 회로도를 나타내었다.

Two-step SS-ADC는 입력에 대해 상위 bit 변환을 수

행하는 coarse구간과 하위 bit 변환을 수행하는 fine구 간으로 나누어 변환 과정을 거친다. 이를 위해서는 각 구간에 맞는 기울기를 갖는 ramp 입력 신호가 필요하 기 때문에 이를 위해 커패시터 CJ와 스위치 SADC1, SADC2, FB 들을 사용한 램프 입력단을 설계하였다.

그림 3에 two-step SS-ADC의 동작 과정을 나타내 었다. 최초 동작은 스위치 S1, S2와 커패시터 CH, C1를 이용해 픽셀의 reset 전압과 signal 전압의 차를 샘플링 하는 것으로 시작된다. 이는 CDS 과정으로 이 과정을 통해 픽셀의 FPN과 비교기의 옵셋 에러를 제거한다^[7]. 이후에 coarse A/D 변환, fine A/D 변환 과정을 순서대 로 수행하게 된다. Coarse A/D 변환 과정을 수행하기 위해서는 먼저 coarse에 해당하는 램프 입력을 인가시 켜야 한다. 이를 위해서 스위치 SADC2는 trun off, 스

그림 3. Two-step SS-ADC 작동 원리와 타임다이어그램 Fig. 3. Two-step SS-ADC principle of operation and

timing diagram.

그림 4. 구간 경계 오류 다이어그램과 보정 다이어그램 Fig. 4. Error diagram and Process of error correction

diagram.

위치 SADC1와 FB가 turn on상태로 고정되며, ramp 전압의 coarse 해상도에 맞는 기울기를 가지고 비교기 에 입력된다. 이후 coarse ramp값과 픽셀 전압이 비교 되어 비교기의 출력 값이 바뀔 때의 카운터 값을 read out 회로의 첫 번째 메모리에 저장하고 스위치 FB는 turn off되면서 CJ에 Vref와 Vramp의 차이전압(VH)을 저 장하는 것을 끝으로 coarse A/D 변환 과정이 완료된다.

이 과정이후 바로 이어서 Fine A/D 변환 과정을 수행 하기 위해 스위치 SADC1은 turn off, SADC2는 turn on되고 ramp 입력은 fine 해상도에 맞춘 기울기를 갖는 ramp값을 입력한다. 이 때 fine ramp 입력은 직렬 커패 시터 CJ에 인가되기 때문에 저장되었던 VH값이 fine ramp의 입력만큼 변화를 가지며 비교기에 인가되어, coarse 구간을 fine 해상도로 변환 할 수 있게 된다. 이 후 coarse A/D 변환 과정과 마찬가지로 비교가 이루어 지는 시점에서 그 카운터 값을 두 번째 메모리에 저장 함으로써 모든 A/D 변환 과정이 끝나게 된다.

하지만 변환 과정 중 SADC2 스위치에서 발생하는 charge injection과 clock feedthrough로 인해 holding 전압 변화가 발생할 수 있다. 이 경우 비교 과정이 이루 어지지 않는 영역이 생성되어 경계면 에러가 발생하게 된다. 따라서 이를 보정해 주기 위해 그림 4와 같이 fine ramp와 fine 카운터를 1VC(Most Significant Bit_MSB) 정도의 추가 해상도를 줄 수 있도록 설계하 여 missing code의 발생 영역으로 인한 경계면 에러를 억제시켰다. 그림 5를 통해 DCL 알고리즘을 나타내었 다. Coarse A/D 변환 데이터 값(Dc)과 fine A/D 변환 데이터 값(Df)을 더해주면서 중복되는 0.5Vc 데이터 값 (010000)을 빼주는 방식을 사용하였다^[8].

그림 5. 구간 경계 오류 보정 알고리즘 Fig. 5. Process of error correction algorithm.

3. Digital CDS를 적용한 Two-Step SS-ADC CIS는 FPN 보정을 위해 Analog CDS(A-CDS)를 사 용한다. 하지만 A-CDS 방식의 경우 커패시터의 크기 제한으로 인하여 mismatch 뿐만 아니라 스위치의

clock feedthrough와 charge injection으로 인하여 정확 도가 떨어진다. 따라서 본 논문에서는 A-CDS에 D-CDS를 추가한 회로를 설계하여 FPN을 최소화 하고 자 하였다.

제안하는 two-step SS-ADC의 D-CDS 동작은 reset signal 구간일 때 3bit의 coarse ramp와 6bit의 fine ramp를 사용해 두 번의 A/D 변환 과정을 수행한다. 변 환된 두 데이터 값은 D-CDS 과정을 위해 추가된 메모 리에 각각 저장되고, 이 값은 DCL회로를 통해 missing codes를 보정한다^[9]. 이후 pixel signal을 5bit 해상도의 coarse ramp와 6bit 해상도의 fine ramp를 통해 A/D 변환을 한다. 마지막으로 감산기를 통해 reset signal과

그림 6. Digital CDS를 포함한 타임 다이어그램 Fig. 6. Time diagram Using the Digital CDS.

Only Analog CDS

Analog CDS &

Digital CDS

0 code error 50% 77%

+1 code error 5% 10%

-1 code error 39% 13%

+2 code error 0% 0%

-2 code error 6% 0%

Total error 0.56 LSB 0.23 LSB 표 1. Monte Carlo 시뮬레이션을 통한 error 확인 Table 1. Error check using the Monte Carlo simulation.

pixel signal 구간의 A/D 변환 값의 차이를 계산하고 읽어내어 D-CDS 과정이 포함된 two-step SS-ADC 동작을 완료한다. 그림 6에 D-CDS를 포함한 two-step SS-ADC의 타임 다이어그램을 나타내었다.

본 연구에서는 D-CDS의 이점을 확인하기 위해 각 column-parallel ADC에 랜덤한 mismatching을 주는 monte carlo 시뮬레이션 방법을 적용하여 검증하였다.

시뮬레이션 결과 출력 A-CDS만을 사용하였을때에 비 해 전체적으로 0.33 LSB의 FPN 감소를 확인하였다. 표 1에 그 결과를 정리하여 나타내었다.

Ⅲ. 실험 및 결과

그림 7은 0.13um CIS 공정에서 제작된 CIS의 칩 사 진이다. 칩 크기는 5mm×3mm 이며 픽셀어레이는 QVGA급인 320×240으로 구성되었다.

본 논문에서 설계된 CIS는 제어 신호의 대부분을 외 부의 FPGA를 통하여 공급되도록 구성하였다. 이러한 방식을 사용하면 이미지 센서의 다양한 테스트 환경을 구축할 수 있어 CIS의 성능과 여러 특성을 확인하는데 큰 도움이 된다. 그림 8은 실제 본 측정에서 사용된 PCB로 Xilinx-XEM3050 FPGA를 포함한 board와 CIS 를 Chip On Board(COB)한 board로 이루어져있다.

FPGA는 측정용 컨트롤 신호의 생성과 함께 A/D 변환 을 거쳐 출력되는 데이터를 전달 받아 그 결과를 USB 인터페이스를 통해 PC로 전달해 주는 역할을 하게 되 며 이후 전달받은 데이터는 PC에서 처리하여 실제 이

그림 7. 제안하는 CIS 칩 사진

Fig. 7. Microphotograph of the proposed CIS.

그림 8. 측정을 위한 PCB 구성

Fig. 8. Configuration of PCB for measurement.

(a) (b) 그림 9. (a)Digital CDS 포함 하지 않을 경우

(b)Digital CDS 포함 하였을 경우 Fig. 9. The image of dark area.

(a)Without Digital CDS. (b)With Digital CDS.

그림 10. 측정된 샘플 이미지 Fig. 10. Measured sample image.

미지로 구현하게 된다.

그림 9는 D-CDS를 포함했을 경우와 포함 하지 않았 을 경우 dark 영역에서의 출력 이미지를 보여준다.

D-CDS를 포함하지 않은 출력 이미지에서 볼 수 있는 C-FPN이 D-CDS를 통해 상당히 감소되는 것을 볼 수 있다. 그림 10은 측정된 샘플 이미지 사진으로 기준 클 럭 20MHz, ADC 클럭 12.5MHz에서 220 frames/s 의 높은 프레임율을 보였다.

Ⅳ. 결 론

본 논문에서는 10-bit 해상도의 two-step SS-ADC 와 함께 기존의 CDS에 D-CDS 방식을 함께 적용하여 낮은 노이즈를 갖는 고속 CIS를 설계하였다. 제안하는 two-step SS-ADC의 경우 기준 클럭 20MHz에서 기존 의 SS-ADC의 100us 변환시간보다 약 16배 빠른 6.25us 변환속도를 기대하였지만 경계면 에러를 제거하 는 DCL회로와, FPN을 줄이기 위해 사용한 D-CDS회 로의 사용으로 인하여 최종 10us의 변환속도를 보였다.

이것은 기존의 SS-ADC 에 비해 10배이상 동작속도가 높아진 결과이며, QVGA급의 해상도에서 220frames/s 의 높은 프레임율을 만족함으로 고속 CIS에 충분히 적 용 가능할 것으로 판단된다. 표 2에 설계된 CIS의 사양 을 정리하였다.

Process 0.13um 1P4M CIS process

Chip size 5mm×3mm

Core size 1.5mm×2mm

Array Format 320×240 pixels Pixel type 2-shared 4T(pinned-photodiode)

Pixel size 2.25um×2.25um

Operation voltage 3.3V(analog), 1.5V(digital)

Power Consumption 35mW

ADC resolution 10bit(coarse 5bit / fine 6bit) Frame rate 220 frames/s 표 2. 설계된 CIS의 사양

Table 2. Specifications of the designed CIS.

REFERENCES

[1] sensor with column-to-column FPN reduction.”in

Proc. IEEE ISSCC Dig. Tech. Papers, pp.

108-109, 450, Feb. 2000.

저 자 소 개 황 인 경(학생회원)

2013년 동국대학교 반도체과학과 학사졸업.

2013년 동국대학교 반도체과학과 석사과정.

<주관심분야 : CMOS 아날로그 회로 설계, CMOS Image Sensor 설계>

김 대 윤(학생회원)

2008년 동국대학교 반도체과학과 학사 졸업.

2010년 동국대학교 반도체과학과 석사 졸업.

2010년∼현재 동국대학교 반도체 과학과 박사과정 재학.

<주관심분야 : CMOS 아날로그 회로 설계, 고성 능 데이터 변환기, CMOS Image Sensor 설계>

송 민 규(정회원)

1986년 서울대학교 전자공학과 학사 졸업.

1988년 서울대학교 전자공학과 석사 졸업.

1993년 서울대학교 전자공학과 박사 졸업.

1993년∼1995년 동경대학교 초빙연구원.

1995년∼1997년 삼성전자 ASIC 설계팀 연구원.

1997년∼현재 동국대학교 반도체과학과 교수.

<주관심분야 : CMOS 아날로그 회로 설계, 저 전 력 혼성모드 회로 설계, 데이터 변환기 설계>

[2] S. Lim, J. Cheon, S. Ham, and G. Han, “A new correlated double sampling and single slope ADC circuit for CMOS image sensors,”in Proc. Int.

SoC Des. Conf., pp. 129–131, Oct. 2004.

[3] M. F. Snoeij et al., “Multiple-ramp column-parallel ADC architectures for CMOS image sensors,” IEEE J. Solid-State Circuits, vol. 42, no. 12, pp. 2968–2967, Dec. 2007.

[4] J. Lee, S. Lim, and G. Han, “A 10 b column-wise two-stage single-slope ADC for high-speed CMOS image sensor,” in Proc. IEEE Int. Image Sensor Workshop, pp. 196-199, Jun.

2007.

[5] Y. Nitta et al., “High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor,” ISSCC Dig. Tech. Papers, pp. 500-501, Feb. 2006.

[6] Y. Yoshihara et al. “A 1/1.8-inch 6.4 MPixel 60 frames/s CMOS Image Sensor with seamless mode change,” IEEE J. Solid-State Circuits, vol. 41, pp.2998-3006 Dec. 2006.

[7] M. F. Snoeij, et al, “A CMOS imager with column-level ADC using dynamic column fixed-pattern noise reduction,”

IEEE J.

Solid-State Circuits, vol. 41, pp. 3007–3015,

[8] S. Lim, J. Lee, G. Han, “A high-Speed CMOS image sensor with Column-parallel Two-Step Single-Slope ADCs.”in Proc.

IEEE J.

Solid-State Circuits, Vol. 56, no. 3 pp.393-398,

[9] I. Takayanagi, J. Nakamura, “High-resolution CMOS Video Image Sensors,” Proceeding of the IEEE, Vol. 101, pp.61-73, Jan. 2013.