A Study on the high-speed Display of Radar System Positive Afterimage using FPGA and Dual port SRAM

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FPGA와 Dual Port SRAM 적용한 Radar System Positive Afterimage 고속 정보 표출에 관한 연구

신현종^*, 유형근^** 정회원

A Study on the high-speed Display of Radar System Positive Afterimage using FPGA and Dual port SRAM

Hyun Jong Shin^*, Hyeung Keun Yu^*, and Hyeung Keun Yu^** Regular Members

요 약

본 연구는 PPI Scop 레이더 장치에서 수신된 정보신호 중 영상신호 분리와 합성과정을 거쳐 영상신호 생성, 심볼생성, 양성 잔상 신호 생성 결합 처리 과정을 거쳐 레이더 정보 분석용 화면에서 운영자의 판별 용이성, 가독성 향상과 더불어 운영 편리성을 획기적 으로 향상시킬 수 있는 기술적 구현방안에 대하여 2가지 형태로 연구하였다. 첫째, FPGA기반 고속 프로세스 정보처리 연산시스템으 로 구성된 하드웨어 자원을 이용하여 시스템의 고속화 안정성을 갖추도록 하였다. 둘째, 소프트웨어 자원인 함수곡선 알고리즘과 지능화된 알고리즘을 연계 구현하여 레이더 정보, 분석 시스템에서 필요한 제약요건을 충족할 수 있도록 연구하였다. 기존의 레이더 시스템에서 구현이 불가능 하였던 프레임 단위 영상데이터 분석을 위해 영상캡처와 저장, 레이더 정보 표출 영상을 MPEG4 동영상 으로 저장을 할 수 있도록 하였다. 연구의 핵심은 영상 양성 처리 함수곡선 알고리즘을 통해 육안판별에서 관찰 목표물, 특정 감시 대상물체 정보를 강조, 지연표출 및 색상 표현도 할 수 있도록 하였다. 고속 FPGA기반에 탑재된 ARM Processor Support in Pro ASIC3 적용하여 지능화된 알고리을 부분적으로 탑재시켜 시스템의 신뢰성과 효율 제고로 운영자 정보판독 가독성 향상은 물론 최 적화된 고해상도 영상, 고속의 정보 분석 및 다양한 정보 표출을 유지할 수 있도록 구현하였다.

Key Words : Plan Position Indicator Scope, Rising Time, Falling Time, Image Sticking, FPGA, Pipe Line Dual Port SRAM, Function curve

ABSTRACT

This paper was studied in two ways with respect to the information received from the video signal separation technique of PPI Scop radar device. The proposed technique consists in generating an image signal through the video signal separation and synthesis, symbol generation, the residual image signal generation process. This technology can greatly improve the operating convenience with improved ease of discrimination, screen readability for the operator in analyzing radar information. The first proposed method was constructed for high-speed FPGA-based information processing systems for high speed operation stability of the system. The second proposed method was implemented intelligent algorithms and a software algorithm function curve associated resources.This was required to meet the constraints on the radar information, analysis system. Existing radar systems have not the frame data analysis unit image. However, this study was designed to image data stored in the frame-by-frame analysis of radar images with express information MPEG4 video. Key research content is to highlight the key observations expresses the target, the object-specific monitoring information to the positive image processing algorithm and the function curve delays. For high-definition video, high-speed to implement data analysis and expressing a variety of information was applied to the ARM Processor Support in Pro ASIC3.

*광운대학교 컴퓨터공학과 대학원 신현종([email protected])

**서울과학기술대학교 글로벌융합정보산업공학과, 전자IT매체공학과 유형근 ([email protected]), 교신저자 : 유형근 접수일자 : 2016년 9월 2일, 최종게재확정일자 : 2016년 12월 21일

I. 서 론

정보를 다양하게 표출하는 방법과 디스플레이 매체는 다

양하게 발전하고 있고, 빠르게 성장하고 있는 과학과 기술이 집약된 응용분야로 확산되면서 핵심요소 기술로 자리를 잡 아가고 있다고 할 수 있다. 정보를 표출하는 시스템은 크게

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2가지로 하드웨어 자원을 사용하는 디스플레이 매체기술과 소프트웨어 자원을 사용하는 요소 기술로 집약될 수 있고, 다양한 정보를 구성하는 컨텐츠가 표출될 때 각 플랫폼 (Platform) 이[9,10] 연계된 형태를 정보시스템이라고 할 수 있다.

디스플레이 화면에 표출되는 복잡한 영상데이터 중 짧고 간단한 심볼 정보를 토대로 중요한 의사결정을 내릴 수 있도 록 적용되고 있는 분야가 레이더 정보화면이다. 레이더신호 는 일반적으로 레이더(Radar) 무선주파(라디오) 에너지 (Radio energy)가 지향성 안테나에서 발사되어 목표물에 부 딪치면 상기 에너지의 일부가 되돌아오는 반사파의 신호가 생긴다. 이 반사파를 수신하고 검파, 증폭하는 장비로 해당 목표물의 위치를 파악할 수 있는 장치이다. 즉, 전파를 목표 물에 보내어 그 전파 에너지의 반사파를 수신하고 전파의 직 진성과 정속성을 이용하여 그 왕복시간과 안테나의 지향특 성에 의해 목표물의 위치(방위 및 거리)를 측정하고 이를 표 시부에 표시하는 것으로 원거리의 목표물을 탐지할 수 있게 된다. 레이더는 송신기에서 대기 중으로 방사된 고주파 고출 력의 펄스파가 목표물에 산란 반사되어 다시 레이더 안테나 로 들어와 수신기에 감지된 전파 신호를 사용한다. 수신된 레이더 신호 에는 목표물에 대한 정보와 기타 전파원으로부 터의 간섭 신호도 포함되어 있다. 레이더 신호의 요소에는 주파수(Frequency), 진폭(Amplitude), 위상(Phase)이 있고, 레이더 신호의 진폭만으로는 목표물의 반사율(Reflectivity) 강도(Intensity)로 극히 평범한 레이더 (Conventional Radar) 정보를 획득할 수 있다. 레이더 신호의 주파수 변이 또는 위 상변화를 분석하면 목표물의 강도, 도플러 속력(Doppler velocity) 등의 정보를 이용해 파동의 탐지 물체를 파동원과 운영자 또는 관찰자의 상대 속도에 따라 주파수(Frequency) 와 파장(Wavelength)이 바뀌는 현상을 이용해 정밀한 정보 를 분석할 수 있는 기법이 적용된다[17].

본 논문에서는 레이더 신호처리기 즉, 레이더 수신신호에 서 목표물의 정보를 최대한 정확하고 효율적으로 추출하고 영상정보로 표출하기 위해 연구한 함수곡선 알고리즘을 적 용시켜 시간적으로 빠르게 처리할 수 있는 고속프로세스 알 고리즘 및 정보처리 연산시스템에 관한 연구다. PPI Scope(Plan Position Indication)[1,3,4] 주사방식의 신호를 오차 없이 필요한 정보가 표현 공간 영역에 정확한 정보[6]

로 LCD화면에 표출하기 위해 분석하여 LCD화면에 디스플 레이하기 위한 적합한 신호생성 및 신호제어를 위한 고성능 하드웨어 로직과 정보표현을 위해서는 고속 알고리즘으로 구성된 소프트웨어가 절대적으로 필요하다[6]. 연구에서는 PPI Scope주사방식 레이더 시스템에서 데이터를 수신 받아 지능형 기반으로 동작할 수 있는 고속 ARM Processor Support in Pro ASIC3 FPGA(Field Programmable Gate Array) 반도체 로직 설계와 반도체 구동 프로그램, 고속 양 성 잔상(Positive Afterimage) 표출, 색상표출 고정함수 그래

픽 파이프라인[5] 알고리즘, 함수곡선 알고리즘 구현 기술을 연구하였다[6].

PPI Scope 레이더로 부터 수신된 데이터를 정보처리 연산 시스템을 거처 TFT-LCD화면에 표출하기 위해서 휘도 0 ~ 255단계로 변화 되도록 하여 정보판독에 필요한 선명하고 고품질의 영상정보를 심볼(Symbol)과 혼합하여 표출하도록 알고리즘을 연구하였다. TFT-LCD(Thin film transistor liquid crystal display)의 휘도(Luminance)는 백색에서 흑색 까지의 밝음을 느끼는 정도로 일정한 넓이를 가진 광원 또는 빛의 반사체 표면의 밝기를 나타내는 양이다[6]. TFT-LCD 에 사용되는 광원은 루멘(lm)광속과 1lm/W(효율)과 같이 방 출되는 광량으로 표현하고 있다. TFT-LCD 디스플레이는 사람의 눈으로 느끼는 화면의 밝기가 중요함으로 단위면적 을 고려하여 빛의 세기 nits(cd/m², candela/m², fL/m²(촉광) 단위가 적용된다[15,16]. 이처럼 TFT-LCD에 적용되는 휘도 의 광 특성을 이론적 배경과 기술을 토대로 최적의 효율과, 사용자 인지효율을 제고 시키고, 레이더 시스템에서 수신된 데이터의 핵심정보를 표출할 수 있도록 TFT-LCD를 적용 하여 시스템을 구현할 때 정보표출 신뢰성 및 효율성이 결정 되는 중요한 요소가 된다. 본 연구는 레이더 장치에서 수신 된 신호 중 영상신호 분리와 합성과정을 거쳐 양성 잔상 신 호 생성 처리를 거쳐 정보 분석용 화면에서 운영자의 가독 성, 판별 용이성과 운영 편리성을 향상시킬 수 있는 기술적 구현방안을 효율적으로 제시한 것으로 사료됩니다.

Ⅱ. 관련 연구

일반적으로 2D영상 정보를 표출 후 시청, 분석 또는 관찰 하는데 있어서 구현되는 영상 즉, 워핑(Image Warping)은 영상의 모든 개별 픽셀에 2D 좌표 변환을 적용하는 영상처 리 알고리즘으로서 렌즈왜곡 보정, 스테레오 비전에서의 영 상 편위 교정(Image Rectification), 파노라믹 영상 합성을 위 한 영상 스티칭(Image Stitching) 등이 활용되는데, 실시간 처리성능 확보를 위한 가속기(Accelerator)로 GPU (Graphic Processing Unit)를 활용하거나 FPGA 등 의 디지털 하드웨 어로 구현하는 방법을 사용한다[7]. FPGA를 활용한 영상 처 리는 재구성이 가능하고 맞춤형 메모리 구조를 적용할 수 있으며 GPU 방식에 비하여 전력 소모가 적은 장점이 있다 [8]. FPGA를 활용한 실시간 영상 워핑 구현에 있어서 출력 영상의 픽셀 값을 결정하는 보간(Interpolation) 연산으로는 4개의 입력 픽셀을 활용한 쌍일차 보간 (Bilinear Interpolation) 연산이 주로 사용[7]되는 것이 일반적이다.

고속으로 영상정보를 처리하기 위해서는 보편적으로 적 용되는 방법은 병렬성이나 파이프라이닝의 하드웨어 플랫폼 설계에 적용할 수 있는 기술은 두 가지가 있다[11,12]. 즉, ASIC으로 대변되는 전용 하드웨어와 DSP나 FPGA와 같은

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반전용 하드웨어가 있다. ASIC은 높은 성능을 가지고 있지 만, 설계를 하는데 계산의 복잡성이나 비용도 높다. 설계된 시스템은 변경하기 어렵고, 설계에 필요한 시간이 길어 개발 기간이 길어질 수 있다. FPGA와 같이 재구성 가능한 컴퓨팅 패러다임은 유연성과 성능 측면을 만족시켜 줄 수 있는 좋은 플랫폼이 될 수 있다[13]. 고속의 영상을 얻기 위해 FPGA 적 용 시 좌표변환 및 픽셀간 보간을 위해 영상 워핑 방법이 일 반적이다. 영상 워핑은 입력 영상의 모든 픽셀에 좌표 번환 H 값을 적용하는 과정으로 출력 영상의 픽셀 좌표(x, y)는 입력 영상의 픽셀좌표 (u, v)로부터 결정되는 방식을 적용한 다[14].

그림 1. 역방향 매핑을 위한 영상 워핑[14]

역방향 매핑을 위한 영상 워핑     이다. 하 지만 실제로 영상 워핑을 적용하는 과정에서는 출력 영상의 좌표로부터 이에 대응하는 입력 영상의 좌표를 구하는 역방 향 매핑 방식을 주로 사용하여 다음과 같이 역변환을 적용한 다.

   ^{ }       

여기서m과 n은 정수부, 그리고  ≤   ≺ 소수부를 의 미한다[14]. 이렇듯 FPGA를 이용하여 다양한 목적에 부합되 도록 비디오 처리를 하는 연구가 활발히 진행되고 있으며, 특히, 실시간으로 알고리즘을 처리하기 위해서는 입력되는 영상의 캡처 속도만큼 처리 속도도 빨라야 하는 기술적, 시 간적인 제약이 있다.

본 연구에서 하드웨어 자원 특성, 재구성, 설계의 용이성, 신뢰성과 효율이 우수한 특성을 가진 FPAG, Dual Port SRAM 핵심적 하드웨어 자원을 적용하여, 레이더 영상구현 에 필요한 알고리즘을 연구하였고, 이를 통해 구현된 영상신 호 중 레이더 PPI Scope 신호에서 제공되지 않는 양성 잔상 영상기능을 구현하였다. 레이더 정보 화면에서 필요한 양성 잔상 조건을 충족시키기 위해 정보처리 연산시스템의 응답 속도가 매우 중요한 요건을 FPGA로 결정하였다. 하드웨어

및 소프트웨어 알고리즘 자원으로 구성된 정보처리 연산시 스템에는 지능형 연산을 수행하는 고속 FPGA 2개, 영상정 보, 방위각, 심볼 처리용 Dual Port SRAM 처리와 Video Data 처리를 수행하고, Video Analog to Digital Converter

& Deflection Analog to Digital Converter가 동시에 2개의 데이터 입력 x, y 편향신호에 대응되도록 연구하였다. RGB Digital signal을 TFT-LCD Video Signal Scaler Integrated Circuit Chip Set에 적용하는 Analog Signal로 변환한 뒤 정 밀한 TFT-LCD 화면조정용 OSD적용과 VESA 규격을 충 족하는 RGB영상 신호를 제공, 표출하여 표준 신호를 생성하 고 전압변동 및 노이즈 환경에도 안정된 품질을 갖는 영상정 보 제공에 필요한 반도체회로를 추가로 적용하였다.

또한 정보처리 연산시스템 회로를 안정적으로 동작 시키 는데 필요한 높은 신뢰성을 갖춘 전원공급 장치시스템, Hardware Logic과 FPGA내에 탑재된 정보연산 및 제어 Software Algorithm으로 구성되어 정보처리 연산시스템이 수행되도록 함으로서, 레이더에서 수신되는 다양하고 복잡 한 데이터에 따라 빠른 응답속도로 정보표출 화면이 구성되 는데 필요한 기능을 연구하여 적용하였다. 아울러 TFT-LCD 디스플레이의 휘도가 가장 어두운 상태 10%에서 90%까지 변할 때 걸리는 시간을(Rising time Tr), 이와는 반대로 휘도 가 가장 밝은 상태(White) 90%에서 10%까지 변할 때 걸리 는 시간(Falling time Tf)[2,3]로 정의하여, 평균적으로 Tr과 Tf의 합으로 나타내는 이론적 배경의 값을 적용하여 레이더 에서 수신된 정보를 표출하는 알고리즘에 반영시켜 연구하 였다.

본 연구에서는 레이더 화면에서 표출되는 영상의 양성 잔 상 표출은 정보처리 연산시스템 내에 탑재하고 있는 Hi-speed ARM Processor Support in Pro ASIC3 FPGA(Field Programmable Gate Array)등 앞서 언급한 핵심적 기능에 필요한 반도체 로직을 통해, 고속 동작에 필요한 이중 입출 력으로 구성된 비디오 메모리 영역에서 레이더로부터 수신 된 데이터를 영상 맵 변화를 8단계로 발생시킨 부분만큼 지 속적인 신호인가 방법을 적용하는 알고리즘을 연구하여 데 이터의 신뢰성 향상과, 정교한 표현으로 정보표출 신뢰성 및 효율성을 높이는데 주안점을 두고 구현하였다. 기존의 경우 일반적으로 TFT-LCD에서 양성 잔상효과 발생은 동일한 전압인가에 따른 LC의 열화에 따른 V-T Curve 변경, 열화 변형된 LC에 기인한 PI표면에 이온 흡착에 따른 V-T Curve 변경, 비정상 구동에 따른 + Frame과 – Frame의 전압차에 의한 잔류로 PI면에 전사되어 발생되는 현상[6]이다.

레이더에서 수신된 데이터 신호를 외부영향 및 잡음 영향 을 받지 않고 원하는 형태의 정보로 고속으로 변환하고 표출 하기 위해서는 정교한 반도체 및 필터로 설계된 하드웨어 및 최적화된 소프트웨어가 필요하다. 본 연구에서는 레이더 화 면에서 핵심요소인 영상의 해상도를 저해시키는 저역 통과 필터 및 고역통과 필터를 적용하지 않았고, 앞서 언급한

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FPGA 반도체 로직 내에서 동작 되도록 적합한 필터기능을 갖는 회로를 설계하여 반영하여 동작되도록 하였고, 소프트 웨어 알고리즘을 통해 최적화된 값을 추출하도록 고정함수 연산부 알고리즘과 그래픽 파이프라인 알고리즘을 통해 최 적의 값을 추출하는 지능적인 자동화 연산기능을 적용함으 로써 개선된 잡음제거 및 영상정보 선명도 손실 없는 효율 높은 필터기능을 갖춘 시스템이 되도록 연구 하였다.

Ⅲ. FPGA 구현모델

본 연구에서는 레이더 장치의 영상 출력을 TFT-LCD 디 스플레이용으로 용이하게 변환시키는 하드웨어 자원을 적용 하였고 아울러 핵심적 기능 및 제약조건 해결을 위한 지능형 함수곡선 소프트웨어 알고리즘에 대하여 제시한다. 참고로 레이더 영상출력 형태는 기존의 레이더 시스템에서 사용중 인 CRT 표시 방식과 유사한 형태를 유지하면서 고기능 사 양을 갖춘 현대화된 시스템에 부합되도록 개선된 내용이 반 영되었다. 레이더 영상정보에서 필요로 하는 색상, 심볼 등의 부가적인 정보표출, TFT-LCD화면에 영상을 서로 다른 방 식(색상, 양성 잔상, 오버레이)으로 표시하도록 하였다. 이와 같이 기존 시스템과 동일한 기능을 갖으면서 더욱 기능이 확 장된 정보구성 및 표출 환경은 사용자의 육안 식별력, 가독 성을 더욱더 높일 수 있도록 최적화된 Raw Image Data Converting 및 심벌 생성, 인터페이스를 통한 정보표출 기능 구현에 대하여 연구 하였다.최적화된 영상신호 구현을 위해 서 필요한 요소로 정보표출 시스템에 영상을 매칭과 동시에 오버레이가 필요하다. 레이더 시스템에서 수신된 신호 중 편 향신호 x, y가 최대값 데이터로 입력될 때 본 연구에 적용된 알고리즘에 의해서 x, y 값은 Address화되어 Memory Map 으로 설정되도록 하였다. Memory Map 설정은 배열형태를 갖으며 주소크기 1024*1024, 8bit체계로 방위각, 영상, 심볼, 3계층 구조를 가지도록 하였다. Memory Map에 적재된 데 이터는 TFT-LCD화면과 1:1 Mapping이 되도록 하여 TFT-LCD Panel 1024*1280 해상도를 가진 모니터 화면에 베젤(Bezel) 영상 및 레이더 정보를 표출하기 위한 정사각형 영역이 필요하고 정사각형 영역 내에서 원형을 표출하는 그 래픽 신호를 형성하기 위함이다.

기존의 경우 레이더 화면상단에 실크인쇄물로 제작된 방 위각 6400밀(mil 1/1000 inch) 또는 360°로 표현되나 연구에 서는 방위각 360°로적용하여 원형 디스플레이의 외곽에 방 위를 나타내는 베젤을 영상으로 생성하였다. 생성된 방위각 베젤 기능은 레이더 시스템에서 하드웨어적으로 지원하지 않는 제품도 본 연구에서 개발한 시스템을 연계 적용 시 고 품질 영상으로 구현되는 베젤을 획득할 수 있어 실시간으로 표현되는 레이더 영상 데이터 육안 분석에 차원 높은 정보판 별 능력 제고와 더불어 인체공학적 맞춤형 기능을 갖추도록 하였다. 그림6에 제시된 영상합성 블럭도에서 나타난 2번째

FPGA는 A/D값을 읽고 메모리에 배치하는 역할을 수행한 다. 1번째 FPGA는 TFT-LCD 영상을 만들기 위해 듀얼메모 리 3개 영역을 동시에 읽어 RGB Analog Signal Data를 만 드는 역할을 수행한다. 그리고 만들어진 데이터에 색상을 추 가하는 역할을 수행하며, 3개로 구성된 Dual port SRAM으 로부터 방위각, 심볼, 비디오 색상을 처리한 후 우선순위 알 고리즘에 의해 방위각, 심볼, 비디오 순으로 데이터가 표출되 도록 8bit로 구성하였고, 레벨 값은 0 ∼ 255이다.

본 연구에서 FPGA로부터 처리되는 영상데이터를 빠르게 처리하기 위해서는 고속으로 동작하는 영상 전용 메모리가 필요하여 Dual port SRAM을 적용하였다. Dual port SRAM 의 고유 특성인 빠른 엑세스 동작과 레지스터에 탑재되는 데 이터처리를 FPGA 로직 프로그램 알고리즘과 연계를 통해 데이터 처리 방법을 간소화 시켰다. 병렬 동작시 고속 영상 정보 처리 능력비를 얻을 수 있는 Dual port SRAM으로 Reading & Writing, Data-bit Line Data Word Access를 수 행하는데 있어 최적의 효율을 가지도록 하였다. Dual port SRAM Memory Cell에 탑재된 데이터 읽기 및 쓰기 동작을 할 때 서로 다른 Bit Line을 사용하도록 하여 영상 데이터 읽 기, 쓰기 동작 간에 독립성을 제공하여 영상 정보처리 속도 를 획기적으로 개선하도록 함으로써 고품의 영상을 구현하 도록 하였다.

본 연구에서는 영상 표출이후 화면에 영상 양성 잔상을 생성하는 알고리즘의 구현은 Image Removing Apparatus and Method를 연구하였다. 회로에서 제시된 FPGA2에서 심 볼영역 메모리 값과 비디오 메모리 값을 읽고 FPGA를 이용 한 레이더 영상 정보처리 연산 알고리즘내에 포함된 함수곡 선 알고리즘을 값에 따라 포인트의 값을 판별하여 다음 값으 로 치환시키는 방법을 적용하였고 포인트의 대표 값은 8개 로 구성하였다. 다음 그림은 함수곡선 8개의 포인트 값에 따 라 영상표출이후 화면에 영상 양성 잔상을 생성시키는 방법 을 그림으로 나타내었다.

그림 2. 레이더영상 양성 잔상 생성 함수곡선

레이더 시스템에서 영상의 양성 잔상이 소실되도록 새롭 게 입력되는 영상으로 갱신되어, 가독성이 가능한 형태의 영 상을 제공하기 위한 알고리즘 영역이다. 양성 잔상 생성 함

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수곡선 알고리즘 값에 설정된 포인트 판별 알고리즘 기준 값 은, 영상메모리의 값은 y축 값이며, 값이 177보다 크면 -6값 을 감소, y축 값이 120보다 크면 -6값을 감소, y축 값이 80보 다 크면 -5값을 감소, y축 값이 40보다 크면 -4값을 감소, y 축 값이 20보다 크면 -3값을 감소, y축 값이 10보다 크면 -2 값을 감소, y축 값이 1보다 크면 -1값을 감소, 1하의 값은 0 으로 처리하도록 하였다. 그림2에 제시된 시간 값은 레이더 의 1회전이후 필요로 하는 값의 밝기가 된다.

3개의 영상 메모리 주소에 할당된 Pixel Reading &

Writing Clock 22.5Mhz는 PLL 임의 값이며, Pixel Reading

& Writing Average Time 환산 시 44.440 nsec가 되도록 하 였다. 레이더 영상 베젤 범위인 1024*1024전체 화면에 나타 난 양성 잔상을 발생시키는 시간은 max 2,899,120usec로 처 리 하였다. 레이더의 1회전 후 양성 잔상 레벨의 범위는 1/3 을 초과하지 않도록 하여 자연스럽고 편안한 영상 제공으로, 운영자, 사용자의 육안의 피로감을 낮게 구현하기 위한 방법 을 연구하였다. 최종 구현된 방법은 레이더 영상 정보처리 연산 알고리즘 연구를 통해, 실시간 레이더 영상정보 표출 기법 적용을 통해 픽셀의 휘도를 나타내는 데이터 값이 초기 화 값으로 적용 될 때까지 함수곡선 알고리즘에 수행해 따라 시간비율을 일정한 값으로 감소하도록 영상 데이터 값을 형 성하도록 구현하였다.다음의 소스코드는 영상 양성 잔상 생 성과 심볼 영상 양성 잔상 생성하는 함수곡선 형성 알고리즘 코드이다.

* 양성 잔상 생성 알고리즘 *

process(Sweep_clk,ADC_PH_cnt) -- Sweep Data decrement

begin

if Sweep_sel = '0' then

if Sweep_clk'event and Sweep_clk = '1' then case ADC_PH_sav is

when 5 =>

if Sweep_Data_buf0_h > 177 then

Sweep_Data2_buf0_h <= Sweep_Data_buf0_h - 6;

elsif Sweep_Data_buf0_h > 120 then

elsif Sweep_Data_buf0_h < 2 then Sweep_Data2_buf0_h <= "00000000";

end if;

그림 3. 레이더 심볼 양성 잔상 생성 함수곡선

* 심볼 양성 잔상 생성 알고리즘 *

process(Symbol_clk,ADC_PH_cnt) -- Symbol Data decrement

begin

if Symbol_sel = '0' then

if Symbol_clk'event and Symbol_clk = '1' then case ADC_PH_sav is

when 5 =>

Test_bit <= not Test_bit;

if Symbol_Data_buf0_h > 210 then

Symbol_Data2_buf0_h <= Symbol_Data_buf0_h - 64;

elsif Symbol_Data_buf0_h > 136 then

elsif Symbol_Data_buf0_h < 2 then Symbol_Data2_buf0_h <= "00000000";

end if;

레이더에서 수신된 데이터 중 비디오 신호처리과정을 거 처, 영상데이터 매핑, FPGA 고속연산장치, Dual port SRAM에 적재된 데이터 분석 및 영상정보 변환 알고리즘으 로 구성하여 영상신호 최대밝기 범위는 min 0 ~ max 255로 설정하였다. 그리고 편향신호 주기 동안 영상의 위치정보가 표출된다. 한 주기 동안 영상신호 구성형태는 좌측은 Radar Video Signal, 우측은 Symbol Signal 이 되도록 하였다. 이 두 개의 신호는 메모리에 위치한 데이터 영역에 매핑 되며

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읽기 쓰기를 반복하여 새로운 데이터를 형성하도록 하였다[6].

연구에서는 시스템 부하를 획기적으로 개선하고 동시에 FPGA Built-in ARM Processor Support in Pro ASIC3 &

Dual port SRAM, Device Logic Architecture를 구성하고 있다. 하드웨어 및 소프트웨어 알고리즘 자원으로 구성된 정 보처리 연산시스템 내에서 데이터 추출 및 가공을 위한 다양 한 에뮬레이션과, 연산이 수행될 때 유휴자원이 부족하여 스 래싱 (Thrashing), 메모리 동적 제어 (Dynamic Control), 메 모리 동적 연결 (Dynamic Link), 메모리 스와핑 (Swapping) 등이 발생되지 않도록 최적화된 모듈화 알고리즘을 수행으 로 지연되거나 동작이 순간 정지되는 현상을 제거하여 레이 더 영상데이터 표출이 원활하도록 구현 하였다. 아울러 실시 간 입력되는 데이터 극 좌표계에 따른 새로운 영상 데이터를 매핑된 레이더 영상 데이터로 메모리에 적재되며, FPGA 함 수곡선 알고리즘에서 설정한 휘의 기울기로 구현함으로써 시간에 따른 양성 잔상 효과를 얻을 수 있도록 최적화 하였 다. 다음의 그림은 비디오 정보와 심볼 정보가 혼합된 신호 로 레이더로부터 입력되는 x, y 편향신호와 영상파형이다.

그림 4. 레이더로부터 입력되는 x, y 편향신호와 영상 파형

Ⅳ. 결과 및 고찰

본 연구에서는 레이더(Radar)시스템의 PPI Scope (Plan Position Indication) 주사방식의 신호를 오차 없이 영상정보 로 표출하기 위해 표현 공간 영역에 FPGA와 Dual port SRAM이 탑재된 하드웨어 및 소프트웨어 알고리즘 자원으 로 구성된 정보처리 연산시스템에 의하여 수행 되도록 하여 정확하고 고속의 레이더 영상 신호를 표출하는 방법을 연구 하였다.

FPGA와 Dual port SRAM이 탑재된 하드웨어 구성 시스 템에서는 레이더 시스템으로부터 수신된 아날로그 신호를 디지털 신호로 변환하는 영상 신호 변환 제어부가 있다. 제 어 알고리즘은 FPGA에 탑재된 Hi-Speed ARM Processor Support in Pro ASIC3 FPGA(Field Programmable Gate

Array) 반도체 로직에 의해 자동 연산되도록 하였고, 최적의 값으로 변환과정을 거처 출력되는 수행알고리즘으로 구성 하였다.

레이더의 정보 표출이라는 특수성에 맞추어 고속 동작, 신 뢰성을 확보할 수 있도록 다양한 제약조건을 만족시킬 수 있 는 하드웨어 로직설계를 FPGA에 파이프라인구조의 시스템 로직을 108Mhz Clock 구현 하였다. 아울러 처리속도에 영향 을 끼치지 않고 안정된 동작을 통해, 심볼, 영상, 방위각 신호 가 합성된 영상신호 출력이 고속 동작하면서 최적의 품질을 갖도록 각각의 Clock 위상을 최적화 하여 안정된 품질을 획 득하였다.

레이더 영상에서 핵심적 기능으로 분류되는 양성 잔상 (Positive Afterimage)기능 구현도 FPGA와 Dual port SRAM 탑재된 고속으로 동작되는 함수곡선 알고리즘에서 수행하도록 하였다. 레이더 영상 신호 제공 시스템에서 제공 되는 다양한 복합 데이터에서 시간적으로 정보가 다른 특징 을 분석알고리즘으로 구분하여 결정하도록 알고리즘을 구현 하였다. 구분된 데이터를 기반으로 레이더 영상 신호, 심볼 영상 신호로 각각 분리하여 구현된 하드웨어 로직 FAGP와 Dual port SRAM에 영상, 심볼, 방위각으로 데이터 신호를 병렬구조로 동시에 입출력 되도록 하여 처리속도를 개선하 였다. 현업에서 사용하는 무선전파 레이더를 이용한 정보감 시 디스플레이의 화면에 대응되도록 하였다. 그림은 360° 방 위각을 나타내는 원형 Bezel TFT-LCD화면 1024*1024의 해상도를 갖도록 소프트웨어 알고리즘으로 생성한 그림이다.

그림 5. 360° 방위각을 나타내는 원형 Bezel 형태

레이더 시스템의 PPI Scope 주사방식의 신호를 이용해 육 안으로 정보를 판별할 수 있는 고품질의 영상을 고속으로 구 현하기 위한 제약 요건이 있다. 첫째, 레이더영상, 심볼 영상, 극 좌표계 베젤 영상이 합성된 형태로 양성 잔상 처리가 레 이더 영상정보 판독에서 필수요건이 된다. 연구에서 3개의 영상을 구분하기 위해 FPGA & 영상, 심볼, 방위각 데이터를 탐재할 수 있도록 독립된 Dual port SRAM, Video A/D, D/A, Scaler 등의 하드웨어 시스템과 FPGA 응용 소프트웨 어 알고리즘을 적용하였다. 독립적으로 구성된 메모리에 적 재된 영상 데이터를 FPGA에 소프트웨어 알고리즘을 통해 영상 데이터를 합성하여 파이프 라인구조 입출력에 의해 DAC부로 전송하고 DAC(Digital to Analog Converter) 에

(7)

서 변환된 최종 영상 데이터는 TFT- LCD에 사용자가 육안 으로 판별할 수 있는 정보로 표출된다. 전송되는 영상신호는 TFT-LCD 영상 해상도 1280*1024 규격을 충족하는 표준 신 호 2가지로 동기신호에 합성된 아날로그 RGB신호 수평동기 63.98Khz 신호와, 수직동기 60Hz, RGB Clock 108Mhz신호 이다.

둘째는 레이더 시스템의 PPI Scope 데이터 신호를 3종류 의 영상데이터로 변환과정을 거쳐 레이더 정보를 분석하는 최상위 기준이 되는 육안판별에 식별 오류를 발생시키지 않 도록 최적화된 영상 3종류 합성단계이다. FPGA & Dual port SRAM 독립된 메모리 영역에서 심볼 데이터를 영상 데 이터 레이어로 합성하는 과정으로 합성된 영상을 1024*1024 해상도로 표출되는 베젤 데이터와 합성한 뒤 레이더 판독에 영향을 끼치지 않도록 정보표출 순위를 달리하는 FPGA 소 프트웨어 알고리즘로직 수행을 거쳐 최적화된 고품질의 선 명한 원형의 레이더 영상정보를 TFT-LCD에 표출하도록 구현하였다.

RAM_Read_clk RAM_CE CNT_Reset AZIMUTH

SYMBOL SWEEP

A

LATCH

D8 ~ D15 B SEL D0 ~ D7

B A

SEL

LATCH

D0 ~ D7 D8 ~ D15

B A

SEL

LATCH

D0 ~ D7 D8 ~ D15

HL_load AZ_data0

AZ_data AZ_data1

LATCH

clk_in

LATCH

clk_in

#1 SEL RAM_read_en

A

B AZ_data1_L

SEL B A

dataA > dataB SW_data1 SW_data0

SY_data1

SY_data0 SW_data

SY_data

LATCH

clk_in V_out_L V_out

AZ_data2_L AZ_data2

B A

#R-BG

#G-BG

#B-BG

LATCHLATCH

clk_in

LATCH

A+B A+B A+B

G G

G 1=>0 2=>80

A OR B A OR B A

A OR B A A

B B

B

LATCHLATCHLATCH

DAC

B_data G_data R_data

RGB_clk G_data0

R_data0

B_data0

Video_Blank

LCD-FPGA (VIDEO-OUTPUT) BLOCK DIAGRAM Video_sync

그림 6. 영상 데이터 합성 블록도

영상 데이터 합성과정을 그림 6로 표현하였고, 블록구성 중 위쪽은 방위각, 중앙은 Video영상 Sweep, 아래는 Symbol 영상영역이다. 3종류의 데이터 신호 값에 포함된 정보를 분 석하여 칼라 RGB 3색, R-BG, G-BG, B-BG를 구분한 뒤 합 성단계에서 정보의 우선순위를 부여하였다[20]. 특히 심각한 문제를 야기 시켜 판독오류, 레이더 신호와 심볼 정보의 비 일치로 혼란 발생을 일으킬 수 있는 지연문제 제약요건을 해 소하기 위해 독립된 메모리 Dual port SRAM 영역에 Latch logic을 탑재하여 FPGA Clock에 동기 시켜 파이프라인 고 속대용량 처리 알고리즘과 같은 형태로 동작하여 데이터의 지연을 발생시키지 않도록 고정함수 그래픽 파이프라인, 함 수곡선 알고리즘을 연구하여 적용시켜 문제점을 해결하였다[6].

본 연구에서는 고속 동작의 처리속도를 기존의 속도에서 4배로 개선하였다. 고속 데이터 처리를 할 수 있는 자원으로 정교한 영상을 표출하기 위해 구현된 회로 구성을 기존에 적 용된 방법과 함께 그림 7에 제시하였다. 4배의 수행 속도를 갖는 특징으로 하드웨어 측면에서는 High speed Dual port SRAM을 탑재시켜 메모리 데이터 입출력 처리 속도를 향상

시켰고, FPGA의 파이프라인 로직 최적화, 수행알고리즘 단 위별 모듈화를 수행속도 개선하였다. 영상데이터를Dual port SRAM의 Read After Write Process Flow Control에 따라 FPGA와 송수신시 4Clock 소모된다. 연구에서는 Read &

Write Process 수행 시 1Clock으로 동작할 수 있도록 FPGA 로직과 Dual port SRAM으로 Mirror Memory 방식을 고안 하여 Data Flow Control을 최적화함으로서 데이터 입출력 속도를 4배 개선하였다. 고속 대용량 데이터 처리를 위해 FPGA에서 수행할 수 있도록 고정함수 파이프라인 형태의 알고리즘, 함수곡선 알고리즘과, ARM Processor Support in Pro ASIC3 FPGA기반의 자원이 지원되도록 하여, 지능화된 모듈화 단위로 연구하여 적용시켰다. 이로써 데이터 정확성 과 특화된 영상정보 표출형식을 구현하여 함수곡선 알고리 즘, 고정함수 그래픽 파이프라인에 의해 자동 갱신되고 아울 러 양성 잔상 처리뿐만 아니라 심벌영상, 심도(Depth of field)영상, 스텐실영상(Stencil), 칼라영상 데이터 및 최종 픽 셀을 포함한 프레임 버퍼(Frame buffer)단편 데이터가 합성 처리 되도록 하였다[6]. 그림 7은 4배의 속도로 향상된 메모 리 구성에 관한 블록 구성도 이다.

셋째, 사용자 편리성을 배가한 기능구현 시스템으로 TFT-LCD 디스플레이 화면에 표출된 영상을 사용자, 운영 자가 해상도(Resolution) 1024*1024 Frame Image Capture 또는 1Sec당 30 Frame MPEG4 Data File로 데이터를 저장 할 수 있도록 하였다. 시대적 흐름에 맞는 첨단화된 기능을 갖춰 운영의 편리성과 함께 운영 준거성 제공 및 디지털 포 렌식(Digital Forensic) 기반의 자료로 활용되도록 구현하였 다. 또한 Dual port SRAM 독립된 영역에 저장된 영상데이 터를 MAP에 의해 FPAG 알고리즘에서 호출하여 감시 데이 터영상을 오버레이(Video overlay) 시키는 기능이다. 즉, 영 상과 영상을 2가지 영상으로 표출시키는 특수한 목적의 영 상표출 형태를 구현하였다.

WRITE READ

CLK

READ

CLK LEFT

DUAL-PORT SRAM

1 . LE FT Si de에 서 1 Wo rd를 R EA D후 W RI TE시 4 CL K 필 요 RIGHT

2 . RI GH T S id e에 서 1 Wo rd를 R EA D만 할 경 우 1 CL K 필 요

<4배 속 도 가 향 상 된 R/W를 위 한 메 모 리 회 로 구 성 >

<기 존 회 로 에 서 의 R/W동 작 >

ADDRESS-L ADDRESS-R

DATA-L

DATA-R

WRITE

CLK CLK

DUAL-PORT SRAM RIGHT LEFT

ADDRESS-R

DATA-R

CLK DUAL-PORT SRAM

RIGHT LEFT

ADDRESS-R

DATA

READ

READ READ

양 성 잔 상 효 과 처 리 F PG A 에 서 S EL V id eo A d dr es s

V ID EO D A TA

Address 양 성 잔 상 처 리 를 위 한 V id eo M e mo ry

M ir ro r M em or y

영 상 표 시 DATA

DATA-R

그림 7. 영상데이터 Memory 적재 블록도

(8)

레이더 영상을 통해 감시 또는 분석 시 가장 최우선 고려 되어할 영상을 우선순위 알고리즘에 의해 설정 후 FPGA 알 고리즘 설정 값에 따라 영상 및 표출색상에 우선순위를 둘 수 있도록 하여 사용자 운영성을 최대한 가지도록 차별화된 영상정보가 되도록 구현하였다. 다음의 그림 8에 제시된 파 형분석은 기존 FPGA에서 영상데이터 적재 후 판독되는 신 호파형을 제시하였고, 그림 9는 개선된 알고리즘이 적용된 실시간성을 갖도록 파이프라인 출력위한 위상 최적화, 속도 개선, 품질향상, 양성 잔상처리 기능을 갖도록 한 FPGA 영 상정보 판독 신호파형이다.

3 2 1

0 4 5 6 7 8 9 10 11

3 2 1

0 4 5 6 7 8 910111213141516171819202122230 3

2 4 5 6 7 8 9 10 11

1

0 0

SW_ADC_PH_cnt

ADC_clk 11 T_108M_in

SW_ADC_PH_sav T_54M_in Sweep_clk

ADC_read Symbol_clk

Memory_R/W

Data_out_en

ADDRESS_line AO AI AI AI AI

DATA_line Sweep_rom_ck Symbol_rom_ck

DO

AO AO AI AO AO AI

AO AI

DO DO

DI

DI DI

ADC_Process ROM_adc_en Pass_6_aft_cnt

pass_6_aft_en

VIDEO_FPGA (ADC Read, RAM Write) Timing Chart

그림 8. 기존 FPGA영상데이터 적재 및 판독신호

AV-4 DV-4 S ys te m_ C lk _P H 0 S ys te m_ C lk _P H 1

D AT A_ li n e( Re a d) A DD RE SS _ li ne ( Re ad ) A DC _r ea d

DV-3 A dd re ss 증 가 -계 산

V id eo _r o m_ ck ( L) A dd re ss 확 정 -이 동

DV-2 DV-1 DV+0 DV+1

AV-1

AV-2 AV+0 AV+1

AV-3 P LL _c lk = P ix e l x 3 (9 6M h z)

V id eo _A D C_ cl k (3 2M hz 이 하 )

V ID EO _F P GA ( A DC R ea d , RA M R ea d) Ti mi ng Ch ar t P ha se =0

AV+1

AV+0 AV+2 AV+3 AV+4

W ri te C l k

V id eo _r o m_ ck ( R) R ea d Cl k

A DD RE SS _ li ne ( Wr it e) D AT A_ li n e( Wr i te ) R AM R ea d

D AT A_ li n e( Re a d) A DD RE SS _ li ne ( Re ad ) A DC _r ea d

V id eo _r o m_ ck ( L) A dd re ss 증 가 -계 산 A dd re ss 확 정 -이 동

V id eo _A D C_ cl k (3 2M hz 이 하 )

P ha se =1

V id eo _r o m_ ck ( R)

A DD RE SS _ li ne ( Wr it e) D AT A_ li n e( Wr i te ) R AM R ea d P ha se =1

P ha se =0 S ys te m_ C lk _P H 2

AV+1

AV+0 AV+2 AV+3 AV+4

AV+1 AV+2

AV+0 AV+3

AV-1 AV-1

DV-1 DV+0 DV+1 DV+2 DV+3

DV-2

DV-3 DV-2 DV-1 DV+0 DV+1

AV+0

AV-2 AV-1

AV-3 AV+1

AV+1

AV+0 AV+2 AV+3

W ri te C l k R ea d Cl k

AV+1 AV+2

AV+0 AV+3 AV+4

AV+1

AV+0 AV+2 AV+3

AV-1 AV-1

DV-1 DV+0 DV+1 DV+2

DV-2

그림 9. 파이프라인 출력위한 위상최적화 FPGA 판독 신호

넷째, 다음 그림 10은 TFT-LCD 1280*1024해상도를 가 진 디스플레이 전체화면 중 레이더 정보 표출에서 정사각형 화면구현을 위해 1024*1024 해상도 표준규격 값을 설정하기 위해 Dual port SRAM Low영역과 High 영역 2개로 구분하 여 영상데이터 Dual port SRAM에 적재하도록 하였다. 그림 10은 영상과 심볼 베젤이 표시된 레이더 화면으로 함수곡선 알고리즘에 의해 양성 잔상처리 기능이 수행된 최적화된 사

용자 화면을 제시하였다. 레이더 감시 영상에서 필요한 베젤 데이터, 영상 데이터, 심볼 데이터에 색상을 부여 할 수 있도 록 하여 레이더 정보표출 화면에서 육안 식별력을 높일 수 있도록 하였다. 기존의 극좌표 직교좌표계 정보표출에 관한 연구로 일반적인 방법으로는 감마보정을 하며 점차 휘도를 낮추는 등 복잡한 수학적 처리가 요구된 기술이 적용되지만 처리속도의 한계, 기계적인 장치에 많은 부하를 가져오게 됨 으로서 성능 감소, 소비전력 증가, 대량의 발열을 야기 시키 는 문제가 있다.

본 연구에서는 고속 FPGA, 고속 Dual port SRAM 등 MEMS기술을 연계 적용한 하드웨어 자원으로 정확하고 정 교한 Process Flow Control이 가능하도록, 한 지능형 기반 고속 동작 알고리즘을 모듈화 구현으로, 수학적 개념에 기반 한 연산알고리즘의 단점을 보완하였고, Smart ICT 시스템 환경에 부합되도록 저 전력으로 동작될 수 있도록 연구하였다.

그림 10. 영상과 심볼 베젤이 표시된 레이더 화면

Ⅴ. 결 론

본 연구는 레이더 장치에서 수신된 신호 중 영상신호 분 리와 합성과정을 거쳐 양성 잔상 신호 생성 처리를 거쳐 정 보 분석용 화면에서 운영자의 가독성, 판별 용이성과 운영 편리성을 획기적으로 향상시킬 수 있는 기술적 구현방안에 대하여 크게 2가지 형태로 연구하였다. 먼저 FPGA기반 고 속 프로세스 정보처리 연산시스템으로 구성된 하드웨어 자 원을 이용하여 시스템의 고속화 안정성을 갖추도록 하였고, 소프트웨어 자원인 함수곡선 알고리즘을 구현하여 레이더 정보 분석 시스템에서 필요한 제약요건을 충족할 수 있도록 연구하였다. 기존의 레이더 시스템에서 구현이 불가능 하였 던 프레임 단위 영상데이터 분석을 위해 영상캡처와 저장, 레이더 정보 표출 영상을 MPEG4 동영상으로 저장을 할 수 있도록 하였다.

연구의 핵심적 내용으로 영상 양성 처리 함수곡선 알고리 즘을 통해 육안판별에서 주요 관찰 목표물, 특정 감시 대상 물체 정보를 강조 및 지연표출 할 수 있고 색상 표현도 할 수 있도록 하였다. 연구에서는 고속 FPGA기반에 탑재된

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ARM Processor Support in Pro ASIC3(Field Programmable Gate Array) 적용하여 지능화된 알고리즘을 부분적으로 탑 재시켜 시스템의 신뢰성과 효율 제고로 운영자 정보판독 가 독성 향상은 물론 최적화된 고해상도 영상, 고속의 정보 분 석 및 다양한 정보 표출을 유지할 수 있도록 구현하였다. 향 후 추가적인 연구의 목표는 세부적이고 체계화된 지능화 시 스템 구현을 통한 정보자원 분석과 자동 탐지, 목표물 추적 관리할 수 있는 운영 기술을 2D 및 3D 입체영상으로 정보 상태에 맞게 표출하는 연구가 필요하다.

참 고 문 헌

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저자

신 현 종(Hyun Jong Shin) 정회원

․2016년 9월：광운대학교 컴퓨터공학 과 대학원 석사 재학 중

․2001년 10월 ∼ 2017년 1월 현재 : ㈜ 능인솔루션 대표

<관심분야> : FPGA, NFC, Helicopter Camera(DRONE)

유 형 근(Hyeung Keun Yu) 정회원

․2007년 8월：서울과학기술대학교 석사 졸업

․2009년 8월：서울과학기술대학교 박사 졸업

․2017년 12월 ∼ 현재 : 서울과학기술대 학교

<관심분야> : IoT/ICT/NFC/LED Application, EMS, Wireless Power Transfer