3D 적층 IC를 위한 웨이퍼 레벨 본딩 기술
조영학·김사라은경·김성동†
Wafer Level Bonding Technology for 3D Stacked IC
Young Hak Cho, Sarah Eunkyung Kim and Sungdong Kim†
(2013 년 2월 21일 접수: 2013년 3월 18일 수정: 2013년 3월 25일 게재확정)
Abstract: 3D stacked IC is one of the promising candidates which can keep Moore's law valid for next decades. IC can be stacked through various bonding technologies and they were reviewed in this report, for example, wafer direct bonding and atomic diffusion bonding, etc. As an effort to reduce the high temperature and pressure which were required for high bonding strength in conventional Cu-Cu thermo-compression bonding, surface activated bonding, solid liquid inter-diffusion and direct bonding interface technologies are actively being developed.
Keywords: 3D IC, wafer level stacking, thermo-compression, bonding
1. 서 론
무어의 법칙(Moore's law)으로 대변되는 반도체 집적화 기술은 주로 미세화 기술을 통해 트랜지스터의 소형화 및 고집적화를 이루어 왔다. 그러나 최근 반도체 선폭이 수 나노미터로 줄어들면서 미세화 기술이 물리적, 경제적 한 계에 부딪힘에 따라 이를 극복하려는 다양한 노력이 시 도되고 있다. 그래핀이나 CNT의 도입,1) 3차원 트랜지스 터 구조의 개발2)등 새로운 소재나 개념을 도입하려는 노 력과3) 이중 또는 삼중 패터닝 리소그라피 기술4)과 같이 기존 기술을 활용하여 미세패턴을 제작함으로써 시설투 자 비용을 절감하려는 노력이 병행되고 있다.
본 논문에서 소개하고자 하는 3D 적층 IC(3D stacked IC) 기술은 기존의 반도체 칩을 3차원으로 적층함으로써
① 기존의 2차원적 집적화 기술에 비해 단위면적당 집적 도를 비약적으로 향상시키거나(Fig. 1(a)) ② 트랜지스터 간의 배선의 길이를 줄임으로써 칩의 성능을 향상 시킬 수 있으며(Fig. 1(b)) ③ 이종 소자간의 결합을 통해 새로 운 특성을 창출할 수 있는 장점(Fig. 1(c))이 있다. 더구나 기존의 반도체 제조공정과 설비를 그대로 이용할 수 있 으므로 대규모 신규 설비투자가 필요하지 않아 경제적인 면에서 큰 장점이 있다.
반도체 칩을 적층하는 방식에는 크게 C2C(chip to chip), C2W(chip to wafer), W2W(wafer to wafer) 방식이 있으며 Fig. 2에 각 기술의 개요를 나타내었다. C2C 적층
방식은 칩 단위로 적층하는 방식으로 기존의 칩 본딩 기 술을 그대로 적용할 수 있고 양품의 칩(KGD, known good die)만을 적층함으로써 높은 수율을 얻을 수 있다는 장점 이 있으나, 얇은 웨이퍼를 다루어야 하는 공정상의 어려 움과 칩 단위로 적층함에 따라 제조시간이 많이 걸려 대 량생산에는 불리하다는 단점이 있다. W2W 적층 방식은 웨이퍼 단위로 적층한 후 다이싱(dicing) 과정을 통해 칩 을 제조하는 방식으로 본딩 공정의 수가 C2C 방식에 비 해 획기적으로 줄어듦에 따라 대량생산에 유리한 장점이 있으나 양품 칩과 불량 칩이 섞여서 적층되는데 따른 수 율 저하의 위험성이 단점으로 존재한다. 그러나 W2W 적
†
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© 2013, The Korean Microelectronics and Packaging Society
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특집 : 3D Integration
Fig. 1. Advantages of 3D stacked IC technology; (a) high density,
(b) short interconnection and (c) novel function.
층 방식에서도 수율이 저하되지 않을 수 있다는 의견5-6) 들이 있어 이 부분에 대해서는 좀 더 논의가 필요하다.
C2W 적층 방식은 C2C과 W2W 방식의 중간 단계의 특 징을 가진다.
현재 많은 기업들이 C2C 적층 방식으로 3차원 적층 IC 를 개발하고 있으나 대량생산에 따른 생산성을 고려하면 궁극적으로는 W2W 적층 방식으로 진화할 것으로 보인 다. 특히 메모리의 단순 적층과 같이 집적도 향상만을 고 려하기보다는 3차원 적층에 따른 칩 성능의 향상을 꾀하 는 경우에는 W2W 적층 방식이 가장 유력한 선택이 될 것으로 보인다.
본 논문에서는 W2W 적층 방식을 중심으로 웨이퍼 본 딩 기술에 대해 현재 개발되거나 논의되고 있는 기술에 대해 알아보고자 한다.
2. 본딩 기술
2.1. Wafer direct bonding
3D 적층 IC의 경우 전체 적층 높이를 낮추기 위해 일 반적으로 적층 전에 그라인딩(grinding) 및 CMP(chemical mechanical polishing) 공정을 통해 각 칩의 두께를 수십 µm의 두께까지 얇게 만들게 되며, 이때 실리콘 표면은 소 수성(hydrophobic)을 가지게 된다. 이를 플라즈마나 습식 전처리를 통해 친수성(hydrophilic)으로 바꾸어 주면 친수 성으로 바뀐 실리콘 웨이퍼 표면에는 −OH 기가 붙어있 게 된다. 이 −OH기 사이의 Van der Waals 결합을 이용해 상온에서 웨이퍼를 붙인 후(Fig. 3), 열처리 과정을 통해 물 분자들을 제거하면 실리콘과 산소원자 사이의 강한 공 유결합만이 남게 된다.7)
이 공정은 웨이퍼가 평평하고 표면 거칠기가 매우 낮 아야 하며, 오염물질이나 먼지가 없는 깨끗한 상태를 유
지해야 한다. 또한 본딩 후 웨이퍼간의 전기적 배선을 위 한 후공정이 필요하다.
2.2. Atomic Diffusion Bonding (ADB)
원자 확산 본딩 기술은 웨이퍼 표면에 얇은 금속 박막 층을 형성한 직후 박막표면과 나노결정립계에서의 금속 원자의 높은 자기확산속도를 이용하여 상온에서 본딩하 는 방법이다. Fig. 4에 나타낸 것처럼 금속 박막층의 형성 도중 또는 직후에 두 금속 박막층을 맞대게 되면, 증착과 정에서 활성화되어 있던 금속원자들이 빠르게 서로 확산 하여 TEM 사진에서 보듯이 마치 단일박막을 성장시킨 것처럼 두 금속 박막층이 붙게 된다. 초기에는 진공 금속 본딩(vacuum metal bonding) 기술로 불리며 스핀 밸브 트 랜지스터(spin valve transistor)의 개발에 이용되었으며8) 최근에는 원자 확산 본딩이란 이름으로9) 웨이퍼 본딩 기 술의 일환으로 다시 주목받고 있다.
chip (b) chip to wafer (c) wafer to wafer.
Fig. 3. Stengl model for wafer direct bonding mechanism.
7)Fig. 4. Illustration of vacuum metal bonding process and TEM
image of Au-Au bonding interface.
8)2.3. Surface Activated Bonding (SAB)
표면 활성화 본딩 기술은10) 앞절의 ADB와 함께 본딩 계면에서 활성화된 원자의 높은 확산속도를 이용하여 상 온에서 본딩하는 기술로서 ADB가 증착 중 또는 직후의 활성화된 상태를 이용하는데 반해, SAB는 Ar 이온빔을 표면에 조사하여 표면의 산화물 및 오염물질을 제거함으 로써 활성화된 표면을 만드는 점에서(Fig. 5) 차이가 있 다. Ar 이온빔 조사를 통해 활성화된 표면 상태를 본딩시 에도 유지해야 하므로 고진공(UHV) 상태에서 공정이 진 행되며, 추가적인 열처리 없이도 높은 본딩 강도를 얻을 수 있다.12-13)
2.4. Cu-Cu thermo-compression bonding
3D 적층 IC의 경우 적층되어 있는 반도체 칩 사이의 전 기적인 연결이 필요한데, 2.1절의 wafer direct bonding과 같이 먼저 웨이퍼를 본딩하여 적층한 후에 배선을 형성 하거나 배선을 먼저 형성한 후에 본딩용 범프를 제작하 여 본딩함으로써 웨이퍼를 적층하는 두 가지 방식을 사 용하고 있다. 후자의 경우 본딩용 범프 재료로는 SnAg, Au, Cu 등을 사용하고 있으며, 전기전도도 및 기존 배선 재료와의 호환성을 고려할 때 Cu 범프가 가장 유리하나 본딩 계면에서 Cu 원자의 효과적인 확산을 유도하기 위 해서는 높은 열과 압력을 동시에 필요로 하는 어려움이 있다.
열압착 방식(thermo-compression)의 Cu 본딩의 경우 먼 저 Cu 표면의 산화물 및 오염물질을 제거하는 전처리 과 정을 거친 후에 웨이퍼 또는 칩을 정렬하고 300~400oC로 가열한 상태에서 2~4 kN의 압력을 가해 본딩을 한다. 이 때 진공 또는 가스분위기에서 본딩을 시행하며 가스분위 기는 불활성 또는 환원 가스분위기를 사용한다. 본딩 후 일반적으로 400oC 내외에서 열처리를 시행하여 본딩 강 도를 향상 시킨다.
본딩 공정 후 CMP와 같은 후속공정을 견디기 위해서 는 1.2 J/m2 이상의 본딩 강도가 필요하며 이를 위해서는 Fig. 6에 나타난 것과 같이 높은 본딩 온도 및 열처리 과 정이14) 필요하게 된다. 그러나 반도체 공정의 특성상 본 딩 온도를 올리는 데는 제약이 있으며, 따라서 낮은 온도 에서 Cu-Cu 본딩을 하기 위해 습식전처리 과정을 통한 본 딩 계면 특성 제어15)등의 많은 노력16-18)이 진행되고 있다.
2.5. Cu direct bonding - LETI approach
많은 연구소 및 회사들이 Cu 본딩에 관해 연구를 진행 하고 있으나 LETI의 경우 기존의 열압착 방식과는 다른 상온상압방식의 Cu 본딩을 연구하고 있다.19-20) CMP 및 클리닝 과정을 거친 Cu 표면은 친수성을 갖게 되는데, 표면처리 직후(한시간 이내) 외부 응력을 가하지 않고 상 온, 상압에서 붙이면 Fig. 7에 나타낸 것과 같이 Cu 계면 사이에 CuxOy가 성장하게 되어 본딩이 완성된다. 성공적 인 본딩을 위해서는 낮은 표면 거칠기(< 0.5 nm)와 청정 한 표면이 요구된다.
2.6. Solid Liquid Inter-Diffusion bonding (SLID) 2.4절에 기술한 바와 같이 Cu 열압착 본딩의 경우 높은
Fig. 5. Process flow of surface activated bonding.
11)Fig. 6. Morphology and strength map for Cu-Cu bonding.
14)Fig. 7. Interfacial evolution during Cu-Cu direct bonding.
21)온도와 압력을 필요로 하기 때문에, Cu 범프 사이에 Sn 과 같이 녹는점이 낮은 재료를 끼워 넣음으로써 본딩 온 도와 압력을 낮추려는 노력이 있으며, 이를 고체 액체 상 호 확산 본딩(SLID, solid liquid inter-diffusion)라고 한다.
Fig. 8의 (a)에 나타낸 것처럼 Cu 범프 위에 Sn 박막을 형 성하고 Sn의 녹는점인 232oC 보다 조금 높은 온도에서 리플로우(reflow)를 실행하면 Sn이 액체상태에서 Cu와 반응하여 Cu6Sn5의 금속간 화합물을 형성한다(Fig. 8(b)) 열처리 과정을 지속하면 Cu6Sn5이 Cu와 반응하여 Cu3Sn 의 금속간 화합물을 형성하게 되며 이 금속간 화합물들 은 600oC의 고온에서도 안정하다(Fig. 8(c)). SLID 공정은 열압착 방식보다 낮은 온도에서 Cu 본딩을 할 수 있다는 장점이 있으나 Cu3Sn, Sn, Cu6Sn5의 전기비저항이 Cu 보 다 높아 전기적 성능을 저하시킬 뿐 아니라 금속간화합 물의 취성으로 인해 기계적 신뢰성이 낮아지는 단점이 있 다. 이를 극복하기 위해 Sn과 Cu 사이에 확산방지층을 삽 입하는 등 여러 가지 노력이 진행되고 있다.22)
3. Hybrid bonding
적층 IC의 제작을 위해 범프 본딩 구조를 이용하는 경
더필 재료를 웨이퍼 전체에 주입하는 것이 불가능하여 BCB와 같은 폴리머나 실리콘 산화막으로 미리 공간을 채운 후 본딩하는 방식을(Fig. 9(c)) 연구하고 있다.23-24)
3.1. Cu-BCB, Cu-SiO2 bonding
Gap filling 재료로 우선적으로 고려되는 것은 폴리머 재료로서 이는 리소그라피 작업에 의해 패턴을 바로 형 성할 수 있을 뿐 아니라 폴리머의 접착성에 의해 본딩 강
Fig. 8. Solid liquid inter-diffusion bonding process flow (a) Cu\Sn
bump (b) bonding at 260~300
oC (Sn melt) (c) formation of IMC.
Fig. 9. (a) Air gap formation during bonding process (b) gap filling using underfill for C2C bonding (c) gap filling with dielectric layer for W2W bonding.
Fig. 10. FIB cross section of a hybrid bonded stack along a Cu-nail
and a BCB pattern.
25)도를 향상시키는 것이 가능하기 때문이다. 그러나 일반 적으로 폴리머 재료들은 Cu 열압착 공정에 필요한 300oC 이상의 온도를 견디지 못하기 때문에 그 선택이 제한적 이다. 이 가운데 가장 널리 연구되고 있는 폴리머 재료로 는 BCB(Benzocyclobutene)를 들 수 있다. IMEC에서는 Fig. 10에 나타난 것처럼 한쪽에는 BCB를 이용하여 Cu 패드를 정의하고 다른 쪽 칩에 Cu nail을 형성하여 본딩 하는 방식을 제안했으며,25) 350oC의 Cu 본딩 온도에서도 BCB가 열화 되거나 녹지 않고 본딩 강도를 유지함을 확 인하였다. RPI에서는 이와 다소 다른 구조를 제안하였는 데26) Fig. 11(a)에 나타낸 것처럼 BCB를 이용한 다마신 (damascene) 공정을 통해 Cu/BCB 패턴을 형성하고 이를 본딩하는 방식을 사용하였다. 이러한 구조의 경우 한 번 의 공정을 통해 기계적 신뢰성(BCB-BCB 본딩)과 전기적 연결(Cu-Cu 본딩)을 확보할 수 있는 장점이 있다. 일반적 인 SiO2 구조를 이용한 다마신 공정을 사용하는 경우(Fig.
11(b)) BCB와는 달리 SiO2-SiO2 본딩을 Cu 본딩과 동시 에 할 수 없기 때문에 다마신 공정 후 SiO2 층을 Cu 범프 보다 약간 낮게 하여 Cu 본딩을 행하고 있으며 이 경우
SiO2층 사이에 빈 공간이 발생하게 된다.
3.2. Direct Bond Interface (DBI)
Cu/SiO2 다마신 구조를 사용할 때 SiO2 층을 낮게 하지 않고도 본딩할 수 있는 새로운 기술이 Ziptronix 사에 의 해 제안되었으며,27-28) 이를 DBI(direct bond interface)라고 한다. DBI 공정에서는 먼저 Cu/SiO2 다마신 구조를 만든 후 RIE 및 NH4OH 전처리를 통해 표면에 아민(Amine) 기 를 형성하여 상온에서 SiO2-SiO2 직접 본딩을 한다. 이때 까지는 실리콘 산화층끼리만 공유결합을 형성한 상태이 여 이후 300~350oC에서 열처리를 하면 Cu의 열팽창 계 수가 SiO2 보다 크기 때문에 Cu가 팽창하면서 압력을 받 아 Cu-Cu 본딩이 이루어지게 된다(Fig. 12 참조).
4. Wafer level Cu-Cu thermo-compression bonding
현재 국내에서는 서울과학기술대학교와 서울테크노파 크가 공동으로 W2W 방식을 이용한 3D 적층 IC 기술을 개발하고 있다.30-31) Fig. 13에 현재 개발 중인 공정 순서 도를 나타내었다. 기판 및 TSV(through silicon via) 웨이 퍼 위에 각각 재배선 공정 후 SiO2/Cu 다마신 공정을 통 해 Cu 범프를 형성한다. 열압착 방식을 이용하여 기판 및 TSV 웨이퍼를 본딩한 후 TSV 웨이퍼의 뒷면을 그라인 딩하여 TSV를 노출시킨다. 이 후 TSV 뒷면에 재배선 및 다마신 공정을 통해 Cu 범프를 형성하고 두 번째 TSV 웨 이퍼를 적층한다. 이후 그라인딩 및 적층 공정을 반복하 여 적층 구조를 완성한다. 첫 번째 본딩의 경우 웨이퍼 전 면끼리 마주보는 방식(face to face bonding, F2F)이며 두 번째 이후의 본딩은 웨이퍼 전면과 뒷면이 마주보는 방 식(back to face bonding, B2F)이다. 이와 같이 F2F와 B2F 방식을 혼용함으로써 기판 웨이퍼가 항상 운반 웨이퍼 (carrier wafer)의 역할을 수행하게 되어 현재 적층 공정 개 발에서 문제가 되고 있는 얇은 웨이퍼의 취급 문제(thin
Fig. 11. Wafer bonding process using (a) Cu/BCB damascene and (b) Cu/SiO
2damascene.
26)Fig. 12. DBI technology process flow.
29)wafer handling problem)와 본딩-탈착(bonding-debonding) 문제를 피할 수 있는 장점이 있다.
5. 요 약
3D 적층 IC 개발을 위한 본딩 기술의 현황에 대해 알 아보았다. 실리콘 웨이퍼를 본딩하여 적층한 후 배선 공 정을 진행하는 wafer direct bonding 기술보다는 배선 및 금속 범프를 먼저 형성한 후 금속 본딩을 통해 웨이퍼를 적층하는 공정이 주로 연구되고 있다. 일반적인 Cu 열압 착 본딩 방식은 높은 온도와 압력을 필요로 하기 때문에 공정온도와 압력을 낮추기 위한 연구가 많이 진행되고 있 으며, 그 가운데서 Ar 빔을 조사하여 표면을 활성화 시키 는 SAB 방식과 실리콘 산화층과 Cu를 동시에 본딩하는 DBI 방식이 큰 주목을 받고 있다. 국내에서는 Cu 열압착
사 이피웍스의 연구교류회 지원비로 수행되었습니다.
