ISSN 1226-3133 (Print)․ISSN 2288-226X (Online)
Ⅰ. 서 론
초고주파 기술의 비약적인 발전에 따라 각종 민수용 및 군용 무선 시스템이 개발되어 왔고, 무선 시스템의 사 용 주파수 범위도 보다 높은 주파수로 확장되어 가고 있 다. 이에 따라 무선 시스템에서는 넓은 주파수 범위를 갖 는 광대역 주파수 합성기가 요구된다. 특히 넓은 주파수
범위의 고밀도 신호 환경에서 고속으로 무선 신호를 탐 지해야 하는 현대화된 전파 모니터링용 장치에는 빠른 동조속도와 우수한 위상잡음 특성을 갖는 광대역 주파수 합성기가 필요하다.
본 논문에서는 0.5～4 GHz 주파수 범위에서 낮은 위상 잡음 특성을 갖는 광대역 고속 주파수 합성기를 설계 및 제작하였다. DDS(Direct Digital Synthesizer)를 사용하여
낮은 위상잡음 특성을 갖는 0.5～4 GHz 주파수 합성기 설계 및 제작
Design and Fabrication of 0.5～4 GHz Low Phase NoiseFrequency Synthesizer
박 범 준․박 동 철*
Beom-Jun Park․Dong-Chul Park*
요 약
본 논문에서는 0.5～4 GHz 주파수 범위에서 낮은 위상잡음 특성을 갖는 광대역 고속 주파수 합성기 구조를 제안하였 다. 광대역에서 빠른 동조 속도를 얻기 위해 DDS(Direct Digital Synthesizer)와 아날로그 직접 주파수 합성 기술을 적용하 여 주파수 합성기의 출력을 합성하였다. 특히 낮은 위상잡음 특성을 확보하기 위해 DDS 구동에 필요한 2.4 GHz 클럭신 호는 SPD(Sample Phase Detector)를 통해 100 MHz 기준 발진기 신호에 위상 고정된 2.4 GHz VCO(Voltage Controlled Oscillator)를 이용하여 발생시켰다. 그리고 광대역 주파수 합성기의 위상잡음 특성을 이론적으로 예측하고, 이를 측정 결과와 비교하였다. 제작된 주파수 합성기의 위상잡음은 최고 주파수에서 —121 dBc @ 100 kHz 이하를 갖는다.
Abstract
In this paper, a 0.5～4 GHz frequency synthesizer having good phase noise performance is proposed. Wideband output frequencies of the synthesizer were synthesized using DDS(Direct Digital Synthesizer) and analog direct frequency synthesis technology in order to obtain fast settling time. Also in order to get good phase noise performance, 2.4 GHz DDS clock was generated by VCO(Voltage Controlled Oscillator) which was locked by the 100 MHz reference oscillator using SPD(Sample Phase Detector). The phase noise per- formance of wideband frequency synthesizer was estimated and the results were compared with the measured ones. The measured phase noise of the frequency synthesizer was less then —121 dBc @ 100 kHz at 4 GHz.
Key words: Wideband Synthesizer, High Speed, SPD, DDS
국방과학연구소(Agency for Defense Development)
*충남대학교 전파공학과(Department of Radio Science & Engineering, Chungnam National University)
․Manuscript received January 5, 2015 ; Revised February 9, 2015 ; Accepted March 2, 2015. (ID No. 20150105-002)
․Corresponding Author: Dong-Chul Park (e-mail: [email protected])
334
0.5～1 GHz 대역의 주파수를 고속으로 발생시키고, 이를 주파수 체배하여 0.5～4 GHz 범위의 광대역 출력을 합성 하였다.
본 논문과 같은 구조의 주파수 합성기의 경우, 출력 위 상잡음은 DDS 클럭신호의 위상잡음에 좌우된다. 따라서 주파수 합성기가 낮은 위상잡음 특성을 확보하려면 DDS 클럭신호의 위상잡음 특성을 낮게 유지하는 것이 반드시 필요하다. 본 논문에서는 낮은 위상잡음 특성을 갖는 DDS 클럭신호를 발생시키기 위해 2.4 GHz VCO(Voltage Con- trolled Oscillator) 신호를 SPD(Sample Phase Detector)를 통 해 100 MHz 기준 발진기 신호에 위상 고정하였다. 측정 을 통해 본 논문에서 제안한 주파수 합성기의 위상잡음 특성이 기존에 제작된 유사한 주파수 범위를 갖는 주파 수 합성기들보다 우수한 특성을 가짐을 보였다.
Ⅱ. DDS를 이용한 직접 주파수 합성기 설계 본 논문에서는 위상잡음 특성이 우수한 광대역 주파수 합성기를 설계하고자 한다. 참고문헌 [1]의 빠른 동조속 도 특성과 YTO(YIG Tuned Oscillator)를 사용한 참고문헌 [2]와 동일한 수준의 낮은 위상잡음 특성을 갖는 주파수 합성기 설계 규격을 바탕으로 목표 규격을 표 1과 같이 설정하였다.
그림 1에 설계한 주파수 합성기의 구성도를 나타내었 다. 주파수 합성기는 DDS를 이용한 직접 주파수 합성 방 식으로 DDS의 출력 대역을 확장하기 위해 체배기를 이 용하였다. 그리고 표 1에 제시된 동조 속도 요구 성능을 만족시키기 위해 DDS를 신호발생원으로 사용하였다. 선
항 목 설계 규격 단 위
출력 주파수 0.5～4 GHz
동조 속도 < 1 s
불요신호 < —55 dBc
위상잡음
@ 1 kHz —100
dBc/Hz
@ 10 kHz —110
@ 100 kHz —118 표 1. 주파수 합성기 목표 규격
Table 1. The specification of frequency synthesizer.
그림 1. 주파수 합성기의 구성도
Fig. 1. Block diagram of the frequency synthesizer.
정한 DDS는 클럭 주파수 2.4 GHz를 사용할 수 있는 소자 로서, 출력 주파수를 1 GHz까지 발생할 수 있다[3]. 한편, DDS의 구동에 필요한 2.4 GHz 클럭신호는 PLL(Phased Locked Loop) 구조를 이용하여 안정적인 100 MHz 기준 신호에 위상고정 후 사용하였다.
설계한 주파수 합성기의 신호 발생 흐름은 다음과 같 다. 100 MHz OCXO(Ovened Crystal Oscillator)를 기준신호 로 사용하여 PLL을 구현하였다. DDS는 PLL 출력인 2.4 GHz 클럭신호를 입력 받아 0.5～1 GHz 주파수 범위의 고 주파 신호를 합성한다. 합성된 DDS 출력 신호는 스위치 와 체배기, 필터 뱅크를 거쳐 0.5～4 GHz 대역으로 주파 수가 확장되어 출력된다. 이 때 필터 뱅크는 체배기를 통 과할 때 발생하는 하모닉 성분을 제거할 수 있도록 통과 대역이 서로 다른 필터들로 구성하였다.
DDS 출력의 불요신호는 체배기를 통과하면 log 만큼 증가하게 된다. 여기서 N은 체배기의 체배수를 의미 한다. 주파수 합성기의 최종 출력에서는 최대 4 체배가 이루어지며, 이때의 불요신호 증가량은 12 dB이다. 주파 수 합성기에서 최소 —55 dBc 이하의 불요신호 특성을 얻 기 위해, —67 dBc 이하의 불요신호 특성을 갖는 DDS 소 자를 선정하였다.
표 1의 위상잡음 규격을 만족하기 위해서는 낮은 위상 잡음 특성을 갖는 DDS의 클럭신호가 필요하다. 따라서 DDS 클럭신호의 위상잡음은 주파수 합성기의 위상잡음 충족을 위해 표 2와 같은 성능을 목표로 설정하였다.
일반적인 PLL IC를 이용하여 위상고정을 구현하였을 경우, PFD(Phase Frequency Detector)의 최대 비교주파수 제한으로 인해 VCO의 출력 주파수를 N 분주 후 기준 주 파수와 비교하게 된다. 따라서 Analog Device사의 ADF
항 목 설계 규격 단 위
출력 주파수 2.4 GHz
위상잡음
@ 1 kHz —115
dBc/Hz
@ 10 kHz —125
@ 100 kHz —128 표 2. PLL 요구 성능
Table 2. The requirements of PLL.
4106 datasheet 기준으로 PFD의 기저잡음은—223 dBc/Hz 이므로, 비교주파수가 100 MHz일 때 10log(비교주파수)+
20log(분주비)—(PFD의 기저잡음)의 식을 이용하면 약—115 dBc/Hz 로 계산되어 표 3의 위상잡음 요구 성능을 만족하 지 못한다[4],[5].
본 논문에서는 낮은 위상잡음을 구현하기 위해 SPD를 이용한 PLL 구조를 설계하였다. 그림 1에서 보는 바와 같 이, SPD를 이용한 PLL 구조에서 SPD에 100 MHz 기준신 호가 입력되면, SPD는 기준신호를 24체배한 후, VCO의 궤환 신호와 24체배된 기준신호에 대해 위상 비교를 수 행하고, 두 신호의 위상이 같아질 때까지 VCO의 조정 전 압을 변화시켜 위상 고정을 달성하게 된다[6]. 이때 SPD는 VCO와 24체배된 기준신호 간의 위상차를 검출하는 위상 검출기 역할을 수행한다. SPD를 사용하면 높은 비교주파 수를 사용할 수 있으므로 PLL의 위상잡음을 개선할 수 있다. 실험을 통해 얻은 Aeroflex사의 MSPD-1012 SPD의 기저잡음은 —230 dBc/Hz 수준이므로, 비교주파수가 2.4 GHz일 때, 약—136 dBc/Hz로 계산된다. 이는 표 2에 제시 된 PLL의 위상잡음 요구 성능을 만족하는 것을 알 수 있다.
Ⅲ. 주파수 합성기 위상잡음 예측
표 1에 제시된 위상잡음 성능 만족 여부 확인을 위해 주파수 합성기의 전체적인 위상잡음을 예측하였다. 그림 2에 주파수 합성기의 위상잡음원을 나타내었다. 여기서
는 출력 위상잡음, 는 DDS의 위상잡 음, 는 기준 신호의 위상잡음, 는 SPD 의 위상잡음, 는 루프 필터의 위상잡음,
그림 2. 설계한 주파수 합성기의 잡음원
Fig. 2. Noise source of the designed frequency synthesizer.
는 VCO의 위상잡음이다.
주파수 합성기의 출력 위상잡음 분포를 전력 스펙트랄
밀도 로 표현하여 나타내면 식 (1)과 같이 나타
낼 수 있다.
(1)
DDS의 위상잡음 는 아래 식 (2)와 같은 형 태를 따른다[7].
×
(2)
DDS의 위상잡음은 DDS의 기준 클럭 의 위상잡
음 의 영향을 받는다. 그리고 DDS의 클럭 신
호 대비 DDS 출력 주파수가 작을수록 위상잡음이 줄어 든다. 식 (2)의 두 번째, 세 번째 항은 Flicker 잡음과 백색 잡음이다. 네 번째 항은 DAC의 잡음이며, DAC 비트 수 D와 DDS 출력 주파수에 의해 잡음의 크기가 결정된다.
DDS에 입력되는 클럭신호의 위상잡음 는 PLL 구조를 가지며, 식 (3)과 같은 형태를 따른다[7].
(3)
336
식 (3)에서, PLL의 위상잡음은 루프 필터 대역 내에서 는 기준신호의 위상잡음과 SPD의 기저잡음이 기여하고, 루프 필터 대역 밖에서는 VCO의 위상잡음이 기여하는 것을 알 수 있다. 여기서 M은 SPD의 체배항을 의미한다.
OCXO 및 VCO와 같은 발진기의 경우, Leeson model의 형태를 따르며, OCXO의 위상잡음 와 VCO 의 위상잡음 를 식 (4), (5)에 나타내었다.
×
×
×
(4)
×
×
(5)
100 MHz OCXO는 낮은 위상잡음 구현을 위해 위상잡 음 특성이 우수한 NEL Frequency Controls사의 O-L25H- 0S18AY-R/100MHz를 사용하였고[8], VCO는 Z～commu- nication사의 CRO-2400A를 사용하였다[9].
SPD의 기저잡음은 식 (6)과 같다.
×
(6)
는 SPD의 비교주파수이며, FOM(Figure of Merit)는 정규화된 기저잡음을 의미한다. SPD는 Aeroflex사의 MS- PD1012를 사용하였고[10], SPD의 기저잡음은 —136 dBc/
Hz로 계산할 수 있다.
한편, 식 (3)의
항은 4장에 설계한 R1, R2
저항에 의한 열잡음과 OP-Amp에 의한 잡음이 매우 낮아 무시할 수 있다[11].
위상잡음 계산은 식 (4)～(6)을 이용하여 OCXO와 24 체배된 OCXO, VCO, SPD의 잡음 계산을 수행한 후, 이를 그림 3에 한 번에 나타내어 루프 필터의 대역폭을 구하였 다. 이 때 24 체배된 OCXO 위상잡음은 식 (4)의 결과에
만큼을 곱하여 나타내었다.
그림 3을 통해 최적화된 루프 필터의 대역폭은 2.4 GHz 위상잡음과 VCO 위상잡음이 겹치는 지점인 120 kHz 임
그림 3. 계산된 클럭신호의 위상잡음
Fig. 3. Calculated phase noise of the clock signal.
그림 4. 주파수 합성기 위상잡음 계산 결과
Fig. 4. Calculated phase noise of the frequency synthesizer.
을 확인할 수 있다. 루프 필터의 대역폭을 120 kHz로 설 정한다면, 클럭신호의 위상잡음은 offset 주파수 1 kHz에 서—122 dBc/Hz, 10 kHz에서—130 dBc/Hz, 100 kHz에서
—133 dBc/Hz로 예측된다. 이로써 표 2에 제시된 PLL의 위상잡음 요구 성능을 만족할 수 있음을 확인하였다.
식 (3)의 클럭신호의 위상잡음을 계산 후, 식 (2)의 DDS 위상잡음을 계산하여 식 (1)의 최종 출력 위상잡음
를 계산하고, 목표 규격 을 만족하는지 확인하였다. 그림 4에 주파수 합성기 위상 잡음 계산 결과를 나타내었다.
4 GHz에서 계산된 주파수 합성기의 위상잡음은 offset 주파수 1 kHz에서 최대—108 dBc/Hz, 10 kHz에서—117 dBc/Hz, 100 kHz에서—124 dBc/Hz이며, 이는 표 1의 위 상잡음 목표 규격에 만족함을 확인하였다.
그림 5. 루프 필터 회로도
Fig. 5. Circuit diagram of the loop filter.
Ⅳ. SPD 회로의 루프 필터 설계
SPD를 이용한 PLL 위상 고정을 구현하기 위하여, SPD 출력단에 루프 필터를 그림 5와 같은 회로도로 구성하 였다.
OP-Amp 1은 높은 입력임피던스를 위한 버퍼이며, OP- Amp 2는 루프 필터, OP-Amp3는 슈미트-트리거(Schmitt Trigger)로서, 전체적으로 삼각파 파형 발생 회로의 역할 을 하게 되어 PLL의 위상고정을 수행한다.
루프 필터는 VCO 전압조정을 위하여 능동 2차 루프 필터로 구현하였고, 전달함수는 다음 식 (7)과 같다.
(7)
PLL 구조에서의 루프 필터의 폐루프 이득은 아래 식 (8)과 같다.
(8)
다음으로 루프 필터의 대역폭과 삼각펄스의 주기를 계 산하기 위해서는 VCO의 주파수 조정감도 (MHz/V)와 SPD 비례상수 ()를 알아야만 한다. 먼저 를 구하기 위해 오실로스코프를 이용하여 SPD 출력을 측정 하였고, 그 결과를 그림 6에 나타내었다.
측정 결과를 보면 가 408 mV이므로, 는 204 mV/rad 임을 알 수 있다[6]. 그리고 CRO-2400A의 데이터
그림 6. SPD 출력 파형
Fig. 6. Output waveform of the SPD.
시트를 참조하면, 는 5 MHz/V 임을 알 수 있다.
식 (8)을 풀면 루프 필터의 대역폭()은 식 (9)와 같 이 구할 수 있다[12].
(9)
식 (9)를 이용하여 그림 5의 루프 필터의 대역폭이 120 kHz가 되도록 초기 값을 =1 kΩ, =700 Ω, =39 nF 로 설정하였다. 그리고 슈미트-트리거 회로 및 삼각파 발 생 회로를 구동하기 위해 =510 kΩ, =680 kΩ, = 150 kΩ으로 선정하였다[12]. 또한, 은 200 kΩ의 큰 저항 값을 갖는 소자를 사용하여 8 V DC(=) 전압만을 인가 하도록 하였다.
다음으로 설계된 루프 필터가 위상 고정 조건을 만족 하는지 확인하는 과정이 필요하다. 그림 5의 회로에 앞서 구한 소자 값을 적용하여 Agilent사의 ADS 2009를 이용 하여 구한 삼각파의 시뮬레이션 결과를 그림 7에 나타내 었다.
여기서 Op-Amp 1, 2는 Analog Devices사의 OP284를 사 용하였고, Op-Amp 3은 SGS-Thomson Microelectronics사 의 MC33172를 사용하였다. 삼각파의 sweep range(SR)는 시뮬레이션 결과로 부터 6 V, 삼각파의 주기(T)는 17.8 ms 가 나오는 것을 확인하였다. 시뮬레이션에서 구한 SR과 T 값을 식 (10)에 대입하여 위상 고정 조건이 만족됨을 확
338 m1 time=
TRAN.vout2=6.970 V221.5msec m2 time=
TRAN.vout2=886.6mV230.4msec
210 220 230 240 250 260 270 280 290
200 300
1 2 3 4 5 6
0 7
time, msec
TRAN.vout2, V
221.5m 6.970 m1
230.4m 886.6m m2
m1 time=
TRAN.vout2=6.970 V221.5msec m2 time=
TRAN.vout2=886.6mV230.4msec
그림 7. 삼각파 출력 시뮬레이션 결과
Fig. 7. Simulation result of the output triangle waveform.
인하였다[12].
×
(10)
Ⅴ. 제작 및 측정
그림 8에 제작한 주파수 합성기의 형상을 나타내었다.
그리고 그림 9에 제작한 PLL 2.4 GHz 출력 위상잡음을 측정한 결과와 계산한 결과를 서로 비교하여 나타내었다.
루프 필터는 초기 값을 바탕으로 원하는 루프 필터 대역 폭을 갖도록 튜닝하였다.
위상잡음은 Agilent사의 Signal Source Analyzer E50- 52A를 사용하여 측정하였다. 그림 9에서 보는 바와 같이, 위상잡음 계산 결과와 측정 결과는 근사한 기울기를 갖 는 것을 확인할 수 있다. 위상잡음 측정 결과는 offset 주 파수 1 kHz에서—115 dBc/Hz, 10 kHz에서—130 dBc/Hz, 100 kHz에서—131 dBc/Hz 임을 알 수 있고, 이는 표 2의 PLL의 위상잡음 요구 성능을 만족하는 것을 알 수 있다.
그림 10에 4 GHz에서 측정한 주파수 합성기의 출력 파 형과 2 GHz, 4 GHz에서의 위상잡음 측정 결과를 나타내 었다.
출력파형은 Agilent사의 Signal Analyzer E4440A를 사 용하였고, 위상잡음은 Agilent사의 Signal Source Analyzer E5052A를 사용하여 측정하였다. 측정 결과로부터 제작한
(a) DDS 및 체배부
(a) DDS and frequency multiplier part
(b) 2.4 GHz PLL (b) 2.4 GHz PLL 그림 8. 제작한 주파수 합성기
Fig. 8. The fabricated frequency synthesizer.
그림 9. 제작된 2.4 GHz PLL 위상잡음 측정 결과 Fig. 9. Measured results of the fabricated PLL at 2.4 GHz.
주파수 합성기는 0.5～4 GHz의 주파수 대역을 갖고, —56 dBc 이하의 불요신호 크기 특성을 갖는 것을 확인하였다.
표 3에 위상잡음 측정 결과와 계산한 결과를 비교하여 나 타내었다. 그리고 동조 속도는 Agilent 사의 DSO6053A 오 실로스코프를 사용하여 측정하였고, 그림 10(d)에 측정된
(a) 4 GHz 출력 파형 (b) 2 GHz 위상잡음
(a) Output power at 4 GHz (b) Phase noise at 2 GHz
(c) 4 GHz 위상잡음 (d) 동조 속도
(c) Phase noise at 4 GHz (d) Measured settling time 그림 10. 제작된 주파수 합성기 측정 결과
Fig. 10. Measured results of the fabricated frequency synthesizer.
주파수 합성기의 주파수 동조 속도를 나타내었다. 이 때 제어 PC에서 전송한 제어신호가 주파수 합성기에 수신된 시점 기준으로 주파수 합성기에서 신호를 합성하여 출력
주파수 계산/측정 Phase noise (dBc/Hz) 1 kHz 10 kHz 100 kHz
0.5 GHz 계산 —120 —129 —137
측정 —117 —130 —136
2 GHz 계산 —114 —123 —130
측정 —113 —120 —126
4 GHz 계산 —108 —117 —124
측정 —106 —113 —121
표 3. 주파수 합성기의 위상잡음 계산 및 측정 결과 Table 3. Measured and simulated phase noise of the fre-
quency synthesizer.
하는 데까지 소요되는 시간을 측정하였다.
표 3에서 보는 바와 같이, 위상잡음 측정 결과와 계산 결과가 최대 4 dB의 오차를 보이나, 유사하게 위상잡음이 나오는 것을 확인하였고, 측정 결과는 목표규격을 만족하 였다. 주파수 합성기의 위상잡음을 보다 정확하게 예측하 기 위해서는 위상잡음 특성에 영향을 주는 OCXO, VCO 의 위상잡음 특성을 측정하여야만 한다. 현실적으로는 각 부품에 대한 위상잡음 특성을 측정하는데 많은 시간이 소요되므로, 본 논문에서는 빠른 설계 진행을 위해 OC- XO, VCO 위상잡음으로 Data sheet 값을 사용하였다. 그 리고 DDS 위상잡음 측정 결과를 토대로 DDS의 Flicker잡 음과 백색잡음을 모델링하는 과정에서 발생한 오차, 제작 후 루프 필터 대역폭 튜닝과정에서 발생한 루프 필터 특 성변화에 따른 오차가 누적되어 전체적인 위상잡음 오차 가 발생한 것으로 판단된다.
340
구 분 참고문헌 [1] 참고문헌 [2] 본 논문
출력 주파수 0.5～3 GHz 0.6～3 GHz 0.5～4 GHz
동조 속도 1 s 13 ms 0.5 s
위상잡음
@ 100 kHz
—115 dBc/Hz
—118 dBc/Hz
—121 dBc/Hz 불요신호 —50 dBc —60 dBc —56 dBc 표 4. 주파수 합성기 성능 비교
Table 4. Comparison of the frequency synthesizer perfor- mance.
아울러 제작된 주파수 합성기의 측정 결과와 기존에 개발된 제품의 성능을 비교하여 표 4에 나타내었다.
제작된 주파수 합성기는 기존의 주파수 합성기 대비 출력 주파수 대역이 넓고, 고속으로 주파수 동조가 가능 하며, 주파수 합성기의 최고 주파수에서 더 우수한 위상 잡음 특성을 갖는 것을 알 수 있다. 다만 제작된 주파수 합성기의 불요신호 특성은 YTO를 이용한 간접 주파수 합성기에 비해 4 dB 정도 떨어지므로 향후, 불요신호 특 성 개선이 필요하다고 판단된다.
Ⅵ. 결 론
본 논문에서는 0.5～4 GHz에서 낮은 위상잡음을 갖는 주파수 합성기를 설계 및 제작하였다. 고속 동조를 얻기 위해 DDS에 아날로그 직접 주파수 합성기술을 적용하였 다. 또한, 위상잡음을 낮추기 위해 DDS의 클럭신호를 SPD를 사용한 PLL 구조로 설계하여 발생하였다. 제작된 주파수 합성기의 위상잡음은 최대 주파수에서—121 dBc
@ 100 kHz 이하로 측정되었다.
기존에 제작된 해외 상용 주파수 합성기와 YTO 주파 수 합성기의 제작 성능과 비교한 결과, 본 논문의 주파수 합성기는 불요신호 특성은 4 dB 정도 떨어지나, 출력 주 파수 대역이 보다 넓고, 고속 동조가 가능하며 위상잡음 특성이 보다 우수함을 확인하였다. 제작된 주파수 합성기 는 광대역, 빠른 동조 속도, 우수한 위상잡음 특성을 가져 각종 무선 시스템에 적용 가능할 것으로 기대된다.
References
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박 범 준
1994년 2월: 충남대학교 전자공학과 (공학 사)
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2001년 1월～현재: 국방과학연구소 선임 연구원
2011년 9월～현재: 충남대학교 전파공학 과 박사과정
[주 관심분야] 초고주파 수신기, 주파수합성기 등
박 동 철
1974년 2월: 서울대학교 전자공학과 (공학 사)
1976년 2월: 한국과학기술원 전기전자공 학과 (공학석사)
1984년 12월: University of California, San- ta Barbara (공학박사)
1977년～1978년: Ruhr University, Bochum, Germany 방문교수
1994년～1998년: IEEE MTT Korea Chapter Chairman 1998년～2001년: IEEE EMC Korea Chapter Chairman 2000년～2001년: 한국전자파학회 회장
2005년～2007년: 대덕 Wireless 포럼 회장 1976년～현재: 충남대학교 전파공학과 교수
[주 관심분야] Microwave and Millimeterwave Passive Compo- nents, Antennas, EMI/EMC
