논문 2012-49SD-8-4
액티브 광케이블용 4-채널 2.5-Gb/s/ch CMOS 광 수신기
어레이
( 4-Channel 2.5-Gb/s/ch CMOS Optical Receiver Array for Active
Optical HDMI Cables )
이 진 주
*, 신 지 혜
*, 박 성 민
***( Jinju Lee, Jihye Shin, and Sung Min Park )
요 약
본 논문에서는 0.18um CMOS(1P4M) 공정을 이용하여 HDMI용 액티브 광케이블에 적합한 채널당 2.5-Gb/s의 동작 속도를 갖는 광 수신기를 구현하였다. 광 수신기는 차동 증폭구조를 가지는 트랜스임피던스 증폭기, 5개의 증폭단을 갖는 리미팅 증폭 기, 출력 버퍼단으로 구성된다. 트랜스임피던스 증폭기는 피드백 저항을 가진 인버터 입력구조로 구현함으로써 낮은 잡음지수 와 작은 전력소모를 갖도록 설계하였다. 연이은 차동구조 증폭기 및 출력 버퍼단을 통해 전체 전압이득을 증가하였고, 리미팅 증폭단과의 연동을 용이하게 했다. 리미팅 증폭기는 다섯 단의 증폭단과 출력 버퍼단, 옵셋 제거 회로단으로 이루어져 있다. 시뮬레이션 결과, 제안한 광 수신기는 91 dBΩ 트랜스임피던스 이득, 1.55 GHz 대역폭(입력단 0.32 pF의 포토다이오드 커패시 턴스 포함), 16 pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, 및 -21.6 dBm 민감도 (10-12 BER)를 갖는다. 또한, DC 시뮬레이션 결과, 1.8-V의 전원전압에서 총 40 mW의 전력을 소모한다. 제작한 칩은 패드를 포함하여 1.35 x 2.46 mm2의 면적을 갖는다. optical eye-diagram 측정 결과, 2.5-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다.
Abstract
This paper introduces a 2.5-Gb/s optical receiver implemented in a standard 1P4M 0.18um CMOS technology for the applications of active optical HDMI cables. The optical receiver consists of a differential transimpedance amplifier(TIA), a five-stage differential limiting amplifier(LA), and an output buffer. The TIA exploits the inverter input configuration with a resistive feedback for low noise and power consumption. It is cascaded by an additional differential amplifier and a DC-balanced buffer to facilitate the following LA design. The LA consists of five gain cells, an output buffer, and an offset cancellation circuit. The proposed optical receiver demonstrates 91 dBΩtransimpedance gain, 1.55 GHz bandwidth even with the large photodiode capacitance of 320 fF, 16 pA/sqrt(Hz) average noise current spectral density within the bandwidth (corresponding to the optical sensitivity of –21.6 dBm for 10-12 BER), and 40 mW power dissipation from a single 1.8-V supply. Test chips occupy the area of 1.35 x 2.46 mm2 including pads. The optically measured eye-diagrams confirms wide and clear eye-openings for 2.5-Gb/s operations.
Keywords: active optical cables, CMOS, inverter input, limiting amplifier, transimpedance amplifier
*
학생회원, ** 평생회원-교신저자, 이화여자대학교 공과대학 전자공학과
(Department of Electronics Eng., Ewha Womans University)
※ 이 연구는 2011학년도 이화여자대학교 Ewha Global Top 5 Project 연구비 지원에 의한 연구임. 접수일자: 2012년6월1일, 수정완료일: 2012년7월25일
Ⅰ. 서 론
고속의 인터넷 네트워크 및 메모리 링크에 대한 수요 가 최근 몇 년간 급속하게 증가하고 있다. 또한, HDMI (High-Definition Multimedia Interface), DVI (Digital Visual Interface) 등의 기가비트급 인터페이스를 포함 하는 단거리 데이터 전송의 다양한 멀티미디어 표준이 활발히 이용되고 있다. 이에 따라 많은 양의 데이터를 송수신하는데 필요한 대역폭 역시 점점 넓어지고 있다. 하지만, 기존의 구리선을 이용한 고속 데이터 송수신은 전송 거리 및 용량에 분명한 한계를 갖기 때문에 이러 한 요구를 만족시키는데 제한이 있다.[1～2] 따라서 광섬유를 이용한 데이터 송수신이 좋은 대안 이며, 이는 거리에 따른 적은 감쇄 특성으로 위와 같은 요구를 만족할 수 있기 때문이다. 결과적으로 광전송은 높은 신호품질을 유지하면서 중장거리로 많은 양의 고 속 데이터를 전송할 수 있고, 또한, 단거리 HDMI 데이 터 전송의 경우에도 액티브 광케이블로 대체할 수 있 다. 이를 실현하기 위해 저잡음, 저전력, 넓은 대역폭 특 성을 갖는 저렴한 CMOS 광 수신기 개발이 필요하며, 이에 따라 본 논문에서는 2.5-Gb/s의 전송속도를 갖는 4-채널 CMOS 광 수신기 어레이 회로를 구현하였다. Ⅱ. 본 론: 광 수신기 회로 1. 트랜스임피던스 증폭기 본문에서 제안하는 광 수신기는 트랜스임피던스 증 폭기(TIA), 리미팅 증폭기(LA), 및 출력 버퍼로 구성되 어 있다. 이 중, TIA는 single-ended 구조로서 피드백 저항을 갖는 인버터 입력단을 가진다. 또한, single-ended 출력을 차동신호로 바꿔주는 저역통과필 터(LPF), 전압이득을 증가시키는 2단의 차동구조 증폭 기, 및 70Ω 부하를 갖는 출력 버퍼단으로 이루어져 있 다. 인버터 입력구조는 전압모드로 동작하므로, 전류모 드 보다 낮은 전력소모, 높은 이득, 저잡음 등 많은 장 점이 있다. 또한, LPF를 사용해 single-to-differential 전환을 입력단에 구현하였고, 인버터 입력단을 제외한 모든 회로를 차동구조로 설계하였기에, 전체 회로가 공 통모드 잡음에 둔감해질 수 있었다. 차동구조를 갖는 2단의 전압증폭단은 높은 이득과 넓은 대역폭을 둘 다 만족시키기 위해 소스 디제너레이 션 기법을 이용하였다.[3] 그림 1은 인버터 입력단을 갖는 TIA의 블록 다이어 그램과 각 블록별 회로도를 보여준다. 소신호 해석을 통해, 인버터 트랜스임피던스 증폭기의 입력저항, 트랜 스임피던스 이득, 대역폭, 및 잡음 전류 스펙트럼 밀도 에 대한 식을 다음과 같이 구할 수 있다. ≃ ║ (1) ≃ (2) ≃ ║ ║ (3) ≃
(4) 여기서, 입력 커패시턴스(CIN)은 게이트-소스 커패시 턴스(Cgs) 및 포토다이오드 커패시턴스(CPD)의 합을 의 미한다. 식 (1)-(4)로부터, 인버터 입력단의 전압 이득은 gm 값을 조절하여 증가할 수 있고, 이로써 입력저항이 작 아져 넓은 대역폭을 얻을 수 있다. 전압이득이 매우 클 경우, 입력단의 트랜스임피던스 이득은 거의 피드백 저 항(Rf) 값과 같아지므로 선형적인 증폭특성을 가진다. 잡음특성도 gm 값을 키워서 줄일 수 있다. 하지만, LPF OB Vout + -Inverter Input Stage Iin Rf vbias1 vbias2 vbias1 vbias2 vbias1 vbias2 Source Degeneration vbias1 vbias1 LPF Iin Vout + -M2 M1 M0 M3 M4 M5 M6 M7 M8 M9 M10 M11 M12 M13 M14 M15 Rf 그림 1. 인버터 TIA의 블록 다이어그램과 전체 회로도.Fig. 1. Block diagram of Inverter-TIA and its schematic
gm 값을 키우기 위해서는 트랜지스터 사이즈를 크게 하 거나 바이어스 전류를 키워야 하는데, 이 경우 전자에 서는 기생 커패시턴스가 커져 대역폭을 제한하고, 후자 에서는 전력소모가 증가하는 단점이 있기에 설계 최적 화를 위해 gm 값을 신중히 결정해야 한다. 2. 리미팅 증폭기 그림 2는 리미팅 증폭기의 블록 다이어그램으로써, 총 다섯 개의 증폭단, 오프셋 제거 회로, 및 출력 버퍼 단으로 구성되어 있다.[4] 본 논문에서는 gain-scaling 기법을 사용하여, 리미팅 증폭기 처음 두 단은 Cherry-Hooper 구조로 설계함으로써 전압이득(～4)을 갖게 하였고. 다음 세 단은 소스-디제너레이션 기법을 사용함으로써 넓은 대역폭과 전압이득(～2)을 갖도록 설계하였다. Vin + - Vout + -x2 x2 x4 x4 x4 OB Offset Cancellation Amplifier Core
CH Amp. CH Amp. SD Amp. SD Amp. SD Amp.
Vin+ Vin -Vout+ Vout -RL RL Source Degeneration SD Amp. Vout + -CH Amp. RL RL1 RL1 RL2 Vin -Vin+ 1kΩ 1kΩ Vbias1 Vbias2 Vbias1 Vbias2 Vbias Vbias M1 M2 M3 M4 M5 M6 M7 M8 M9 M10 M11 M12 그림 2. 제안한 LA의 블록 다이어그램.
Fig. 2. Block diagram of the proposed LA.
Ⅲ. 시뮬레이션 및 측정 결과 위에서 제안한 회로를 표준 1P4M 0.18-um CMOS 공정 모델을 사용하여 HSPICE 시뮬레이션 하였다. 그 림 3은 주파수 응답의 Post-Layout 시뮬레이션 결과를 보여준다. 시뮬레이션 결과, 91 dBΩ 트랜스임피던스 이득, 1.55 GHz -3dB 대역폭 (0.32 pF 포토다이오드 기 생 커패시턴스 포함), 및 16 pA/sqrt(Hz) 입력 잡음 전 류 스펙트럼 밀도 (이는 포토다이오드 반응도 0.6 A/W 와 10-12 BER에 대해 -21.6 dBm 민감도에 해당함)를 그림 3. 제안한 광수신기의 주파수 응답 그래 (CPD=320fF).
Fig. 3. Frequency response of the proposed optical
receiver (with CPD=320fF).
(a)
(b)
그림 4. (a) Post-layout eye-diagram 시뮬레이션 결과,
(b)입력 데이터로 2.5Gb/s 속도의 231-1 PRBS
데이터열을 넣었을 때의 제안한 광 수신기의 측정 eye-diagram (입력 전류 = 100uA).
Fig. 4. (a) Post-layout simulation results, and (b)
measured eye-diagrams of the proposed optical
receiver for 2.5Gb/s 231-1 PRBS input data
얻었다. 1.55 GHz 대역폭은 bit-rate(2.5 Gb/s)의 62%에 해당하는 값으로 이는 트랜스 임피던스 증폭기 및 전체 수신단의 SNR을 높이기 위한 설계스펙에 따른 것이다. 그림 4는 2.5-Gb/s 231-1 PRBS 입력신호에 대한 출 력 eye-diagram의 시뮬레이션 및 측정결과를 비교한 것으로, 매우 크고 깨끗한 eye-diagram을 보여준다. 출력 전압스윙 크기는 단일노드에 대해 500mVpp 로 측 정되었다. 포스트-레이아웃 시뮬레이션 결과와 측정결 과에서 차이나는 것은 광학측정 시 피할 수 없는 결합 손실과 PCB 상에서 발생하는 기생성분으로부터 기인한 것으로 추측된다. 그림 5는 칩의 레이아웃과 측정용 PCB 사진을 보여 준다. 제안한 광 수신기의 칩 면적은 패드를 포함하여 1.35 x 2.46 mm2이다. 그림 5. 제안한 광수신기의 칩 레이아웃과 측정보드 사 진.
Fig. 5. Chip microphotograph and its evaluation board
of the proposed optical receiver.
Parameters [5] [6] [7] This work
Tech. (μm) 0.18 0.35 0.18 0.18 Data rate (Gb/s/ch) 2.5 2.5 2.5 2.5 No. of channel 2 1 1 4 TZ Gain (dBΩ) 87 97 98 91 BW (GHz) 1.4 2.2 1.85 1.55 Sensitivity (dBm) for 10-12 BER -18 -4.5 -18 -21.6 Power diss. (mW) 50 99 122 72 Chip size(mm2) 1.3x1.4 1.65x1.5 1.2x1.2 1.35x2.46 FoM 40 4.43 76 110 표 1. 제안한 광수신기의 성능 요약과 이전에 발표된 다른 광수신기와의 성능 비교를 나타낸 표. Table 1. Performance summary and comparison with the
previously reported CMOS optical receivers.
측정결과, 칩의 전력소모는 1.8-V의 전원전압으로부 터 출력 버퍼단을 포함하여 40 mW의 전력을 소모한다. 표 1은 제안한 광 수신기의 성능을 요약하며, CMOS 공정으로 구현한 다른 광 수신기와의 성능을 비교한 표 로서, 각 광 수신기의 성능을 아래와 같이 정의한 Figure-of-Merit (FoM)을 통해 비교하였다. × × (5) 이로부터 제안한 광 수신기가 동일한 이득 및 대역폭 성능에 대해, 다른 광 수신기보다 저전력 및 저잡음 특 성을 가짐을 볼 수 있다. Ⅳ. 결 론 본 논문에서는 2.5-Gb/s의 속도로 동작하는 HDMI용 액티브 광케이블을 위한 4-채널 광 수신기 어레이를 표 준 0.18-um CMOS 공정으로 구현하였다. 제안한 광 수 신기의 TIA는 인버터 입력단으로 저잡음 및 저 전력소 모를 갖도록 설계하였고, LA는 gain-scaling 기법을 사 용하여 넓은 대역폭 및 높은 이득을 얻도록 설계하였 다. 제작한 칩의 광 측정결과를 통해 2.5-Gb/s의 동작 속도에서 크고 깨끗한 eye-diagram을 관찰할 수 있었 다. 따라서, 제안한 광 수신기는 큰 용량을 가지는 액티 브 광 인터페이스인 HDMI용 케이블 응용에 있어서 좋 은 대안이 될 것으로 기대한다. 참 고 문 헌 [1] 심수정, 박성민, “광통신용 10Gb/s CMOS 전치증 폭기 설계”, 전자공학회지, SD편, 43권, 10호, 1-9 쪽, 2006년 10월. [2] 탁지영 et al., “1.2V 전원전압용 RGC 입력단을 갖 는 5-Gb/s CMOS 광 수신기”, 전자공학회지, SD 편, 49권, 3호, 15-20쪽, 2012년 3월.
[3] B. Razavi, ‘Design of Integrated Circuits for Optical Communications’, McGraw Hill, 2003. [4] S. Galal and B. Razavi, “10-Gb/s limiting
amplifier and laser/modulator driver in 0.18-um CMOS technology,” in IEEE ISSCC Dig. Tech. Papers, Feb. 2003, pp. 188–189.
[5] J. Han et al., “A 2.5-Gb/s ESD-Protected Dual-Channel Optical Transceiver Array”, in IEEE A-SSCC, pp. 156-159, Nov. 2007.
저 자 소 개 이 진 주(학생회원) 2011년 이화여자대학교 전자공학과 학사졸업. 2012년 현재 이화여자대학교 전자공학과 석사과정. <주관심분야: 초고속 유선통신용 아날로그 회로 및 PMIC 설계> 박 성 민(평생회원) 1993년 KAIST 전기및전자공학과 학사졸업. 1994년 Univ. of London 전자공학과 석사졸업. 2000년 Imperial College London 전자공학과 박사졸업. 2012년 현재 이화여자대학교 전자공학과 부교수 <주관심분야: RF 회로, PMIC 회로, 초고속 디지 털 인터페이스회로, 실리콘 포토닉스 회로 설계> 신 지 혜(학생회원) 2011년 이화여자대학교 전자공학과 학사졸업. 2012년 현재 이화여자대학교 전자공학과 석사과정. <주관심분야: 초고속 유선통신용 아날로그 회로 및 PMIC 설계> [6] W. -Z. Chen and C. -H. Lu, “Design and
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[7] W. -Z. Chen and R. M. Gan, “A Single Chip 2.5Gbps CMOS Burst Mode Optical Receiver,” in Proc. IEEE Symp. VLSI Circuits, Hawaii, pp. 120-121, 2006.
