2015년도 주요사업(연차)
보안서약서 및 최종평가 평가표
보 안 서 약 서 ( 평 가 위 원 用 )
본인은 한국전자통신연구원에서 주관하여 시행하고 있는 주요 및 내
부연구사업 평가위원으로서 다음 사항을 준수할 것을 서약합니다.
1. 본 과제의 평가과정에서 알 수 있었던 다음의 연구개발 기밀에 대
해 평가 중은 물론 평가 종료 후에도 외부에 누설하지 않으며 해당
정보를 자신 또는 제3자를 위하여 사용하지 않는다.
■ 연구개발내용, 연구개발실적 등에 관한 사항
■ 평가점수 및 결과 등 평가 전반에 관한 사항
2. 본 과제와 관련하여 다음 사항의 이해관계가 없음을 서약한다.
■ 평가대상과제의 연구책임자와 사제관계이거나 친족관계에
해당하지 않음.
■ 평가대상과제의 자문위원, 공동연구 및 위탁연구책임자에 해
당하지 않음.
■ 국가연구개발사업 참여제한자에 해당하지 않음.
서약인 성 명 : (인)
2015. 12. .
한국전자통신연구원장
세부과제 연차평가 평가표
주1) 과제별 성과목표별 성과지표(output : 60점, outcome/impact : 40점) 총점(100점)에 대하여 45점
평 가 항 목 배점 득점 비 고■
결과 ① 연구목표의 달성도(해당년도 계획대비 연구목표의 달 성도) 주1) : 아래 참조 45 ② 연구목표 수준의 타당성 5 ③ 국내외 연구개발 동향 및 환경변화 등 연구개발 수준 의 파악정도 5 ④ 연구방법 및 추진체계의 효율적 추진여부 및 적정성 (소요예산 집행의 적절성 및 전년도 평가결과∙, 당해연도 중간평가 결과 지적사항에 대한 조치 및 개선실적 포함) 10 ⑤ 연구결과의 질적 우수성 10 계 실적 75■
계획 ⑥ 연구결과의 활용 가능성 및 파급효과 10 ⑦ 차기년도 연구목표 및 내용의 구체성과 명확성 5 ⑧ 연구수행전략 및 체계의 합리성 (소요예산 계획의 적절성 포함) 5 ⑨ 연구결과의 기대효과 및 활용성 5 계 계획 25 합계 100과제유형
1. 기초미래선도형 ( 0 ) 2. 공공인프라형 ( ) 3. 산업화형 ( )
대과제명
스마트 ICT융합부품소재 기초미래선도 기술개발
세부과제명
SiC 기반 트렌치형 차세대 전력소자 핵심기술개발
세부과제
책임자
소속 및 부서
정보통신부품소재연구소
IT융합부품연구실
직위
(직급)
책임기술원
(실장)
성명
김상기
만점으로 환산하여 점수 산정
■ 과제별 종합 의견 결과 ※연구목표의 달성도, 연구목표 수준의 타당성, 국내외 연구개발 동향 및 환경변화 등 연구 개발 수준의 파악정도, 연구방법 및 추진체계의 효율적 추진여부 및 적정성(소요예산 집행 의 적절성 포함), 연구결과의 질적 우수성, 연구결과의 활용 가능성 및 파급효과 등에 대한 결과의 종합의견 기재 계획 후속지원 필요성 (사유)○
×
예산 적정성 ※차기년도 연구목표 및 내용의 구체성과 명확성, 연구수행전략 및 체계의 합리성(소요예산 계획의 적절성 포함), 연구결과의 기대효과 및 활용성 등에 대한 계획의 종합의견 기재세부과제 연차실적 보고서(아래한글)
연차실적 보고서
과제유형
1. 기초미래선도형 ( 0 ) 2. 공공인프라형 ( ) 3. 산업화형 ( )
대과제명
스마트 ICT융합부품소재 기초미래선도 기술개발
세부과제명
SiC 기반 트렌치형 차세대 전력소자 핵심기술개발
세부과제
책임자
소속 및 부서
정보통신부품소재연구소
IT융합부품연구실
직위
(직급)
책임기술원
(실장)
성명
김상기
총연구기간
2015 년 1 월 1 일 부터 2017 년 12 월 31 일 까지 (36개월)
당해연도
연구기간
2015 년 1 월 1 일 부터 2015 년 12 월 31일 까지 (12개월) (1차년도)
총
연
구
비
정부출연금
2,700,000 천원
당
해
년
연
구
비
정부출연금
900,000 천원
민간부담금
천원
민간부담금
천원
계
2,700,000 천원
계
900,000 천원
참여인력(M/Y)
총 연 구 기 간
12명 (3.4 M/Y)
당해연도 연구기간
12명 (3.4 M/Y)
참여기관
기관명
연구책임자
기관명
연구책임자
참여연구기관
위탁연구기관
단국대학교 구용서 (주)옵토스타 심재기키워드
(6~10개)
SiC 다이오드, SiC MOSFET, SiC 전력소자, 트렌치, 게이트 산화막, 오믹
정부출연금사업 연차평가 보고서를 제출합니다.
2015 년 12 월 1 일
세부과제책임자 : 김상기 (인)
직 할 부 서 장 : 남은수 (인)
목
차
1. 필요성 및 중요성 ···5
1.1. 연구개발과제의 필요성 ···5
1.2. 연구개발과제의 중요성 ···6
2. 연구 개발 목표 및 내용 ···8
2.1. 최종목표 ···8
2.2. 연차별 연구개발 목표 및 내용 ···9
2.3. 단계별 연구개발 목표 및 내용 ···10
3. 연구결과 ···13
3.1 SiC 전력소자 시뮬레이션 및 설계기술 개발 ···13
3.1.1 TCAD 환경구축 ···13
3.1.2 1700V급 SiC 전력소자 가드링 및 다이오드 시뮬레이션 ···14
3.1.3 SiC 다이오드 및 가드링 설계 ···27
3.2 SiC 전력소자 핵심기술 개발 ···37
3.2.1 트렌치 식각 및 게이트 형성 공정기술 ···37
3.2.2 열산화막/게이트 산화막 성장 공정기술 ···41
3.2.3 불순물 도핑 및 PN 접합 형성 기술 ···45
3.2.4 미세패턴 및 오믹 접촉 형성기술 ···50
3.3 SiC 전력소자 제작 및 특성평가 기술개발 ···58
3.3.1 SiC 다이오드 및 가드링 제작 ···58
3.3.2 SiC 다이오드 및 가드링 패턴 특성 평가 ··· 65
3.4 고온 열처리 장비 제작 ···79
3.5 SiC 전력소자 ESD 보호회로 기술 ···83
3.6 고출력 SiC 전력반도체 패키징 핵심공정 기술개발 ···91
4. 성과 목표 및 실적 ···103
4.1. 성과 목표의 개요 ···103
4.2. 성과 지표 지표선정 및 목표설정 ···103
4.3. 성과 지표의 연차별 목표추세 ···104
4.3. 당해년도 성과목표 달성실적 ···105
5. 기대성과 ···106
5.1. 기술적 측면 ···106
5.2. 산업적 측면 ···106
5.3. 경제적 측면 ···106
6. 중간 평가 지적 사항에 대한 조치 및 개선 실적 ···107
7. 연구비 집행 실적 ···108
8. 기타(증빙자료) ···109
1. 필요성 및 중요성
1.1. 연구개발과제의 필요성
1.1.1 출연처(미래창조과학부) 정책 및 기술수요 ○ ETRI 중장기 ETRI 중장기 기술개발계획 중 융합시스템단말부품-(29)“차세대 전력반도 체 기술”전략분야에 해당 ○ 산업통상자원부와 한국반도체산업협회를 중심으로 차세대 전력반도체 산업육성 기술기 획 중 ○ SiC, GaN 등 차세대 화합물반도체를 포함하는 전력반도체 연구개발, 인프라구축, 인력 양성의 정책과 부합 1.1.2 산업동향 및 시장 기술수요 ○ 에너지 사용량의 폭발적인 증가로 2040년 에너지 소비량은 2010년 대비 50% 이상 증가 할 것으로 예측되어 환경규제에 따른 전기에너지 이용이 독려되고 있으며, 2013년 기후 변화 총회(COP19)에서 2050년까지 CO2 배출량을 50% 이하로 감소시키기로 결의함 ○ 이를 해결하기 위한 방안으로 신재생에너지의 사용과 에너지의 효율적인 이용, 특히 전 기에너지의 효율적인 이용이 절실한 실정임. ○ 이에 따라 가전뿐만 아니라, 전기자동차, 철도, 전력 인프라 등 모든 분야에서 전력변 환시스템의 전력손실을 줄이기 위한 고효율/저손실의 절전형 차세대 전력소자 개발이 절 대적으로 필요함. ○ 현재 전력소자의 대부분을 차지하고 있는 실리콘 전력소자는 낮은 동작온도, 낮은 전 류 밀도, 높은 온-저항, 느린 동작속도에 따른 높은 손실로 성능의 한계에 도달함. ○ 넓은 에너지 밴드폭 (Wide Band Gap) 반도체 물질 중 SiC는 전력반도체로서의 물성이뛰어나 SiC 기반의 차세대 고효율 전력소자의 개발 및 상용화가 절실함. ○ SiC는 실리콘보다 넓은 에너지 밴드폭(×3), 높은 절연파괴전계(×10), 빠른 포화전자 속도(×2) 및 우수한 열전도도(×3) 등 전력반도체소자로서의 우수한 재료특성을 가짐. - SiC 재료를 이용한 전력소자는 기존 실리콘 전력소자에 비해 같은 항복전압소자에 있어 서 온-전압을 1/200로 감소시켜 전력손실을 줄일 수 있고, 다수 캐리어 특성으로 속도 가 빨라 스위칭 손실을 1/3로 감소시킬 수 있음. - 특히, 고온에서의 소자 안정성이 우수하고, 수직형 소자의 제작이 가능하기 때문에 전 류 밀도를 증가시킬 수 있어 칩의 면적을 절반이하로 줄일 수 있음. [그림 1.1] Si 전력소자와 SiC 전력소자의 성능비교 ○ SiC 전력소자는 전력변환시스템의 효율향상 뿐만 아니라 시스템의 수동소자 부품과 냉 각시스템을 소형·경량화 시킬 수 있어 시스템의 가격을 낮추고 신뢰성을 향상시킬 수
있음. [그림 1.2] Si 전력소자와 SiC 전력소자의 온-전압, 크기 및 손실 비교 ○ 또한, 고온과 극한 환경에서 동작해야 하는 전기자동차용 전력소자 및 우주·군수용 전 자소자의 경우 고온 신뢰성이 우수한 SiC 전력소자의 채택이 필수 불가결할 것으로 예상 됨. ○ 에너지 절감 이슈와 전력소자로서의 SiC 전력소자의 우수한 성능이 부각되면서 미국, 일본 등의 선진국은 지난 10여년 전부터 막대한 투자를 통하여 차세대 SiC 전력소자 개 발정책을 확대하고 있으나, 국내의 경우 연구개발에 대한 투자 및 성과가 미흡하여 본 과제를 통한 기술개발 및 생산기반 확보가 절대적으로 필요함. - 미국은 2000년부터 국방예산 포함 약 32조원 이상의 연구자금을 투입, SiC 연구 및 개 발 진행, 일본은 SiC 기술개발을 3단계로 분류하여 2030년까지 차기 국가 프로젝트로 진행중.
1.2. 연구개발과제의 중요성
○ 전세계 전력반도체 시장은 2013년 150억 달러에서 연평균 10% 성장하여 2020년에는 290억 달러에 이를 것으로 전망되지만 (야노경제연구소), 이에 대한 국산화는 10% 미만이며 기 술수준 또한 선진국의 50%에 불과할 정도로 취약함. ○ SiC 전력반도체의 경우 2016년부터 2020년까지 년평균 57.2%의 높은 시장성장이 예상되고 있으며, 전기자동차(HEV/EV), 태양광 발전시스템용 인버터 등의 시장에서 1200V~1700V급 SiC 전력반도체가 빠르게 적용될 것으로 예상됨. - EV/HEV 및 태양광발전시스템용 인버터/컨버터의 전력용량은 최소 10kW에서 최대 100kW의 전력이 사용되며, 현재 1200~1700V급 실리콘 기반 IGBT와 Diode가 사용되고 있으나 고효 율 및 열적 신뢰성 향상을 위해 SiC기반 전력소자로 대체되고 있음.- 고효율 및 고속스위칭이 요구되는 전기자동차의 Battery Charger에 10kW급 이하의 SiC Diode가 채택되어 일부 사용되고 있으며, 점차 사용범위가 스위칭 소자인 SiC MOSFET으로 확장 예상됨.
- 태양광발전시스템용 50kW급 인버터에 모든 스위칭 소자가 SiC MOSFET으로 제작되어 상품 화 진행 중.
와 기판 수급 등의 문제로 양산화가 지연되고 있음.
○ SiC 기판의 대구경화로 6인치 SiC가 상용화되고 SiC 기반 전력소자의 가격 경쟁력이 높아 질 것으로 예상됨에 따라, SiC 전력소자에 대한 연구 개발 및 상용화가 선진국을 중심으 로 활발하게 진행되고 있음.
○ 시장이 급성장하고 있는 SiC 전력반도체 시장에 능동적으로 대처하고 에너지 절감과 환경 규제 이슈를 해결하기 위해서는 SiC 기반의 고효율 전력반도체의 개발 및 국산화가 시급 함.
2. 연구개발 목표 및 내용
2.1. 최종목표
최종목표 ○ 1700V, 70A급 Trench형 SiC MOSFET 소자 및 핵심기술 개발 ○ 1700V, 70A급 Trench형 SiC Diode 소자 및 핵심기술 개발
세부목표
○ SiC 전력소자 개발을 위한 핵심 공정 기술 개발 - SiC 투명기판 미세패턴 형성 기술 개발
- SiC 기판 Trench 식각 공정 및 Trench 게이트 형성 기술 개발 . Trench Depth = 4㎛, Trench Angle = 89o
. Trench Side/Bottom 산화막 두께=100nm/300nm - 불순물 Doping 및 PN 접합 형성 공정기술 개발
- 열산화막 및 HT-CVD 게이트 절연막 성장 공정기술 개발 . Interface Trap Density (Dit) < 1x1012 cm-2
- Ohmic 접촉 형성 기술 개발
- 매몰채널 (Buried Channel) 형성 기술 개발
○ SiC 전력소자 TCAD 시뮬레이션 구축 및 소자 설계 기술
- TCAD Tool (SIlivaco, Sentarus)을 이용한 SiC 전력소자 시뮬레이션 환경구축
- 1700V급 SiC 전력소자용 가드링 시뮬레이션 및 설계 - 1700V급 Trench형 SiC Diode 시뮬레이션 및 설계 - 1700V급 Trench형 SiC MOSFET 시뮬레이션 및 설계
○ 트렌치형 고성능 SiC 전력소자의 디자인 및 구조에 따른 소자특성 Data Base 구축, 최적 소자 구조 및 공정 조건 도출
○ 1700V, 70A 급 Trench형 SiC Diode 소자 개발
- 항복전압 (Repetitive Peak Reverse Voltage, VRRM) > 1700V - 순방향전류 (Repetitive Forward Current, IF) > 70A
- 순방향전압 (Forward Voltage, VF) < 1.4V ○ 1700V, 70A 급 Trench형 SiC MOSFET 소자 개발
- 항복전압 (Drain-Source Breakdown Voltage, BVDSS) > 1700V - 턴온 전류 (Pulsed Drain Current, IDS) > 70A
- 턴온 비저항 (Specific On-State Resistance (RSP,ON) < 3.0mΩcm2
- 스위칭 에너지손실 (Switching Energy Loss, Eon/Eoff) < 5.0mJ/1.0mJ @50A
○ SiC 전력소자의 패키지 레벨 정특성/동특성 평가 ○ SiC 전력소자의 ESD 보호회로 기술 개발
2.2. 연차별 연구개발 목표 및 내용
구 분 목 표 내 용 1차년도 (2015) ○ SiC MOSFET 핵심공정 개발, 소자 설계 및 SiC Diode 제작 - SiC 투명기판 미세패턴 형성기술 개발- SiC 기판 Trench 식각 공정 및 Trench 게이트 형성 기술개발 - 불순물 Doping 및 PN 접합 형성 공정기술 개발 - 열산화막 성장 및 게이트절연막 공정기술 개발 - Ohmic 접촉 형성 기술 개발 - SiC 전력소자의 TCAD 시뮬레이션 구축, 시뮬레이션을 통한 SiC 다이오드 및 MOSFET 소자 설계 - 1700V급 SiC 전력소자용 가드링 설계
- SiC Diode 제작 및 특성 평가 (BV >1000V, IF >10A) - SiC 전력소자의 ESD 보호회로 기술 개발 2차년도 (2016) ○ MOSFET 소자설계, 제작 및 공정 개선, Trench형 Diode 제작
- 1700V급 SiC MOSFET 및 Trench형 Diode 설계
- SiC Trench 공정 최적화 및 Trench 게이트 하부 Thick Oxide 공정기술 개발 - 게이트절연막의 전후 처리를 통한 계면 특성 향상 - HT-CVD 기반 게이트절연막 형성 및 특성 평가 - 매몰채널 (Buried Channel) 형성 기술 개발 - 불순물 Doping 및 PN 접합 형성 등 공정기술 개선 - SiC MOSFET 제작 및 평가 (BV > 1400V)
- Trench형 SiC Diode 제작 및 평가 (BV > 1400V) - SiC 전력소자의 패키지 레벨 정특성/동특성 평가 - SiC 전력소자의 ESD 보호회로 기술 개선 3차년도 (2017) ○ 1700V급 Trench MOSFET 소자제작 및 공정 최적화, Trench형 Diode 전력소자 개발
- 1700V급 Trench형 SiC Diode 및 MOSFET 설계 최적화 - 트렌치 구조/공정 조건에 따른 SiC 전력소자 특성 검증 및
Data Base 구축, 최적 소자 구조 및 공정조건 확보 - SiC/게이트절연막 계면특성 형성 공정 최적화 - 매몰채널 (Buried Channel) 형성 기술 최적화 - 불순물 Doping 및 PN 접합 형성 등 공정기술 최적화 - 1700V, 70A급 Trench형 SiC Diode 제작
- 1700V, 70A급 Trench형 SiC MOSFET 제작
- SiC 전력소자의 패키지 레벨 정특성/동특성 평가 - Diode/MOSFET Hybrid 패키지 및 특성 평가 - SiC 전력소자의 ESD 보호회로 기술 최적화
2.3. 단계별 연구개발 목표 및 내용
2.3.1. 당해년도 목표 및 내용
가) 연구개발목표
○ SiC 전력소자 제작을 위한 핵심공정 개발 (SiC 투명기판 미세패턴 형성 기술, Trench 식 각 기술, PN 접합 형성 기술, 열산화막 및 게이트절연막 성장 기술, Ohmic 접촉 형성 기 술), SiC 전력소자 설계 및 SiC Diode 제작
나) 연구개발내용
○ SiC 전력소자 제작을 위한 핵심공정 기술 개발 - SiC 투명기판 미세패턴 형성기술 개발
- SiC 기판 Trench 식각 공정 기술 개발: Trench Depth = 1㎛, Trench Angle > 70o - Trench 게이트 형성 기술 개발: Trench Side/Bottom 산화막 두께=100nm/100nm
- 열산화막 성장 및 게이트절연막 공정기술 개발: Interface Trap Density (Dit)< 5x1013 cm-2 - 불순물 Doping 및 PN 접합 형성 공정기술 개발 - Ohmic 접촉 형성 기술 개발 ○ SiC 전력소자 시뮬레이션 및 설계 - SiC 전력소자의 TCAD 시뮬레이션 환경 구축 - 1700V급 SiC 전력소자용 가드링 시뮬레이션 및 설계 - 시뮬레이션을 통한 SiC 다이오드 및 MOSFET 소자 설계 ○ SiC 전력소자 제작 및 평가
- SiC Diode 제작, 다이오드 특성 및 가드링 평가: 항복전압 > 1000V, 순방향 전류 > 10A - SiC Diode 의 정특성/동특성 평가
○ SiC 전력소자의 ESD 보호회로 기술 개발
2.3.2. 당해년도 +1차년도 목표 및 내용(연차별 작성)
가) 연구개발목표
○ SiC 전력소자 제작을 위한 핵심공정 개발 및 개선 (Trench 하부 Thick 절연막 형성기술, HT-CVD 게이트 절연막 성장 기술, 게이트 절연막 전후처리 공정 기술, Buried Channel 형 성 기술), Trench형 SiC 전력소자 설계, SiC MOSFET 및 Trench형 SiC Diode 제작 - Trench형 SiC 다이오드 목표 특성 : 항복전압 > 1400V, 순방향 전류 > 30A, 순방향 전압
< 3.0V
- SiC MOSFET 목표 특성 : 항복전압 > 1400V, 순방향 전류 > 30A, 턴온 비저항 < 10 mΩcm2, Switching Energy Loss (E
on/Eoff) < 15mJ/5mJ (@30A) 나) 연구개발내용
○ SiC 전력소자 제작을 위한 핵심공정 기술 개발 및 개선
- SiC 기판 Trench 식각 공정 및 Trench 게이트 형성 기술 개선: Trench Depth = 2㎛, Trench Angle = 80o
- Trench 게이트 형성 기술 개발: Trench Side/Bottom 산화막 두께=100nm/200nm - 열산화막 및 HT-CVD 게이트절연막 성장 공정기술 개발
- NO, POCl3 등의 게이트 절연막 전후 처리를 통한 계면 특성 향상: Interface Trap Density (Dit) < 1x1013 cm-2
- Ohmic 접촉 형성 기술, 불순물 Doping 및 PN 접합 형성 공정기술 개선 - Thin Epi, 이온주입 등에 의한 Buried Channel 형성 기술 개발
○ SiC 전력소자 시뮬레이션 및 설계
- 1700V급 SiC 전력소자용 가드링 설계 최적화 - Trench형 SiC 다이오드 시뮬레이션 및 설계 - Trench형 SiC MOSFET 소자 시뮬레이션 및 설계 ○ SiC 전력소자 제작 및 평가
- Trench형 SiC Diode 제작 및 특성 평가: 항복전압 > 1400V, 순방향 전류 > 30A, 순방향 전압 < 3.0V
- SiC MOSFET 제작 및 특성 평가: 항복전압 > 1400V, 순방향 전류 > 30A, 턴온 비저항 < 10 mΩcm2
- SiC 전력소자의 패키지 레벨 정특성/동특성 평가: Switching Energy Loss (Eon/Eoff) < 15mJ/5mJ (@30A)
○ SiC 전력소자의 ESD 보호회로 기술 개발 2.3.3. 당해년도 +2차년도 목표 및 내용(연차별 작성)
가) 연구개발목표
○ SiC 전력소자 제작을 위한 핵심공정 최적화 (Trench 게이트 형성기술, SiC-게이트절연막 계면특성 향상 기술, Buried Channel 형성 기술), Trench형 SiC 전력소자 설계 최적화, 1700V, 70A급 Trench형 SiC MOSFET 및 Diode 전력소자 개발
- Trench형 SiC 다이오드 목표 특성 : 항복전압 > 1700V, 순방향 전류 > 70A, 순방향 전압 < 1.4V (@50A)
- Trench형 SiC MOSFET 목표 특성 : 항복전압 > 1700V, 순방향 전류 > 70A, 턴온 비저항 < 3 mΩcm2, Switching Energy Loss (E
on/Eoff) < 6.0mJ/1.0mJ (@50A) 나) 연구개발내용
○ SiC 전력소자 제작을 위한 핵심공정 기술 최적화
- SiC 기판 Trench 식각 공정 및 Trench 게이트 형성 기술 개선: Trench Depth = 4㎛, Trench Angle = 89o
- Trench 게이트 형성 기술 개발: Trench Side/Bottom 산화막 두께=100nm/300nm
- 열SiC-게이트절연막 계면특성 향상기술 최적화: Interface Trap Density (Dit) < 1x1012 cm-2
- Ohmic 접촉 형성 기술, PN 접합 형성 기술, Buried Channel 형성 기술 등 최적화 ○ SiC 전력소자 시뮬레이션 및 설계
- 1700V급 Trench형 SiC 다이오드 및 MOSFET 설계 최적화
- 트렌치 구조/공정 조건에 따른 SiC 전력소자 특성 Data Base 구축, 최적 소자 구조 및 공정조건 도출
- Trench형 SiC Diode 제작 및 특성 평가: 항복전압 > 1700V, 순방향 전류 > 70A, 순방향 전압 < 1.4V (@50A)
- SiC MOSFET 제작 및 특성 평가: 항복전압 > 1700V, 순방향 전류 > 70A, 턴온 비저항 < 3.0 mΩcm2
- SiC 전력소자의 패키지 레벨 정특성/동특성 평가: Switching Energy Loss (Eon/Eoff) < 6.0mJ/1.0mJ (@50A)
3. 연구 결과
3.1 SiC 전력소자 시뮬레이션 및 설계기술 개발
3.1.1 TCAD 환경구축
TCAD란 Technology Computer-Aided Design의 약어로 반도체 소자의 공정 기술 및 소자기술 개 발에 앞서 수행하는 컴퓨터 시뮬레이션으로 전력소자 개발에 있어서 공정 조건 Set-up 및 소자특 성을 예측 평가하기 위해 많이 사용되고 있다. 전력소자 응용분야 관련 TCAD 시뮬레이션은 지금 까지 실리콘 기판 기반 전력반도체 소자가 대다수를 차지하고 있었으나, 근래에 우수한 물성적 특성을 갖는 전력소자의 원재료로 SiC (Silicon Carbide) 물질이 주목을 받기 시작하면서 TCAD 시뮬레이션 분야에서도 SiC기판을 이용하여 시뮬레이션이 진행 되고 있다. 따라서, SiC소자 개발 을 위해 Synopsys Sentaurus TCAD 툴을 이용하여 환경을 구축하고 이를 기반으로 소자 개발을 진 행하였다.
[그림 3.1.1-1]은 TCAD 시뮬레이션에 사용 된 구조와 N-Drift영역의 도핑농도에 따른 이론적인 항복전압(식 3-1)과 시뮬레이션 된 항복전압이 비교 된 그래프이다. TCAD 시뮬레이션 구조는 Schottky Barrier Diode를 기반으로 N+ Substrate 위에 10um 두께의 N- Epitaxial Layer (N-Drift)가 있는 4H-SiC 기판에 Top에는 Schottky Metal을 Bottom에는 Ohmic Metal을 형성하여 Schottky Barrier Diode 구조를 형성하였다.
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(3-1)N-Drift 농도가 낮아질수록 이론적인 항복전압 값은 비례하여 증가하는 반면에 시뮬레이션 된 항복전압은 일정하게 증가하다가 약 5E15cm-3 도핑영역부터 항복전압이 Saturation되기 시작한다. 이는 공핍영역이 N+ Substrate영역에 맞닿아 Punch-Through 항복이 일어나기 때문이다. 그림 3.1.1-2] Punch-Through 항복영역을 제외하고 나머지 영역은 이론적인 값과 시뮬레이션 값은 대 략 20%정도 차이가 발생함을 알 수 있었다. 이로써, 구축 된 TCAD 시뮬레이션은 4H-SiC기판 기반 전력소자의 특성을 도출해 낼 수 있고, 정확한 수치적인 해석은 어렵지만 시뮬레이션 그래프를 이용하여 소자의 특성에 대한 경향성을 분석 할 수 있고, 또한 시뮬레이션 결과 구조 파일을 이 용하여 특성 분석이 가능할 것으로 판단된다.
[그림 3.1.1-2] 시뮬레이션 된 N-Drift 도핑 별 Electric Field 분포와 Forward Voltage 특성
3.1.2 1700V급 SiC 전력소자 가드링 및 다이오드 시뮬레이션
가) 1700V급 SiC 전력소자 다이오드 시뮬레이션
SiC Diode 소자의 설계 및 제작을 위해 기본적으로 과제목표로 설정 된 항복전압 (Breakdown Voltage: >1700V)을 만족하는 N-Drift (N-Epitaxial Layer)의 농도와 두께에 대한 정보가 필요하 다. 따라서, 항복전압을 나타내는 수식을 기반으로 MATLAB 전산모사를 통해 1D 시뮬레이션을 진 행하여 1700V이상의 항복전압을 갖는 N-Drift 조건을 설정하였다.
MATLAB 시뮬레이션 결과는 [그림 3.1.2-1]에 나타내었다. Critical Electric Field(Ec)를 100% 로 가정 했을 때 항복전압 1700~1800V를 만족하기 위한 N-Drift 조건은 두께: 10um, 농도: 8E15~9E15/cm3 이다. 이 조건은 가장 이상적인 값으로 Depletion Region의 Curvature가 없는 Planar Junction일때의 조건이라 할 수 있다. 그러나 실제 제작 된 전력소자의 경우, 대다수가 Edge Termination 영역에서 항복특성이 나타나기 때문에 이상적인 값으로는 만족할 만한 N-Drift 조건으로 설정 할 수 없다. 따라서, Edge Termination에 의해 결정될 수 있는 조건인 Critical Electric Field를 80%로 수정하여 N-Drift 조건을 설정하였다 (Edge Termination의 항복전압은 일반적으로 Planar Junction의 80%). Edge Termination에서 항복특성이 나타난다고 가정하였을 때의 항복전압 1700~1800V를 만족하기 위한 N-Epi 조건은 두께 ~14um, 농도 ~5E15/cm3 이다. 본 기술개발에서는 공정수행에서 발생하는 결함에 의한 Breakdown 저하를 추가로 감안하여 두께 ~15um, 농도 ~3.5E15/cm3의 N-Drift 기판으로 1700V급 SiC 전력소자를 개발하고자 하였다.
(a) EC=100% (Planar Junction) (b) EC=80% (Edge Termination)
(c) 사용 된 수식
[그림 3.1.2-1] 80%, 100%의 Critical Electric Field (EC)일 때 1700~1800V 항복전압을 만족하는 N-Drift 조건 MATLAB 시뮬레이션 결과
MATLAB 시뮬레이션 결과로 추출 된 N-Drift 조건을 이용하여 TCAD 2D 시뮬레이션을 진행하여 Planar Junction일때와 Edge Termination이 없는 Cylindrical Junction의 항복 특성을 확인하였 다. 전술한 바와 같이 설계 Margin을 고려하여 N-Epi 조건은 농도 3.5E15/cm3, 두께는 15um로 설 정하여 시뮬레이션을 진행하였다. [그림 3.1.2-2]에 나타낸 것과 같이, Planar Junction의 경우 2819V의 항복전압, Cylindrical Junction 일때는 217.8V의 항복전압 특성을 나타내었다. 따라서, 개발되어야 할 소자의 항복전압을 만족하기 위해 Edge Termination은 필수로 설계가 되어야 하 고, N-Epi 조건은 Margin을 고려하여 농도: 3.5E15/cm3, 두께: 15um로 설정하는 것이 타당할 것 이다.
(a) Cylindrical Junction (b) 항복전압 그래프
[그림 3.1.2-2] N-Drift 조건 (농도: 3.5E15/cm3, 두께: 15um)일 때의 Planar 및 Cylindrical Junction의 항복전압 특성
위의 설정 된 기판 조건을 이용하여 개발하고자 하는 SiC Diode의 소자구조를 설계하고 이를 기반으로 Edge Termination과 diode의 시뮬레이션을 진행하였다. [그림 3.1.2-3]은 JBS (Junction Barrier Schottky Diode) 소자 구조의 단면으로 본 과제에서 개발하고자 하는 SiC Diode 구조와 JBS Diode 소자의 순방향 특성을 일반적으로 많이 사용되는 Diode구조와 (Schottky Barrier Diode, PiN Diode) 비교하여 나타내었다. SiC JBS Diode 소자 구조는 Schottky Diode 구 조에 P+영역이 추가된 구조로서 Schottky Diode의 구조를 기반으로 하기 때문에 Metal-SiC Barrier Height에 의해 결정된 낮은 순방향 전압강하 특성을 갖는다. 그러나 제한된 면적에서 P+ 영역이 많아지게 되면 Schottky영역이 줄어들게 되어 전류흐름이 제한되고, 순방향전압이 증가하 게 된다. 역방향 시 P+영역과 N-Drift에서 발생되는 공핍층에 의해 Schottky영역이 Pinch-off되 고 Schottky contact으로 이루어진 표면에 Electric Field가 제한되어 낮은 누설전류 특성을 얻 을 수 있다. [그림 3.1.2-4]는 역방향 상황에서 P+영역의 간격 (Schottky 영역)에 따른 Electric Field 분포를 나타낸 것이다. P+영역의 간격이 긴 소자 구조는 표면에서 (Schottky Contact영역) 에서 Electric Field가 크게 나타나는 것을 알 수 있다.
(a) SiC JBS 소자구조 단면도 (b) SiC Schottky, JBS, PN 구조 순방향 특성
(c) SiC Schottky, JBS, PN 구조 역방향 특성
[그림 3.1.2-3] JBS (Junction Barrier Schottky Diode) 소자 구조 및 순방향/역방향 특성
(a) SiC JBS구조 (P+간격: 1um, 10um) (b) Electric Field 분포 [그림 3.1.2-4] JBS 소자의 P+간격 별 Electric Field 분포
위에 언급된 내용과 같이 SiC JBS Diode는 순방향 전압강하와 누설전류 특성이 서로 Trade-off 관계에 있다. 따라서, SiC JBS Diode 설계 시 P+영역의 길이와 간격이 중요한 변수로 작용되기 때문에 최적의 설계 조건이 필요하다. 최적의 설계 조건을 찾기 위해 TCAD 시뮬레이션 (Sentaurus)을 사용하여 순방향 전압강하 및 누설전류에 대한 특성을 분석하였다. [그림 3.1.2-5]는 P+ 영역과 Schottky 영역의 길이에 대한 온도에 따른 순방향 전압특성을 나타낸 Contour 그래프이다. 또한, [그림 3.1.2-6]은 500K 온도에서 Anode와 Cathode 사이에 2000V의 전 압이 인가될 때 JBS Diode의 P+ 영역과 Schottky 영역의 길이에 따른 누설전류 특성을 Contour 그래프로 나타내었다. SiC JBS Diode는 P+영역과 Schottky영역에 따라서 소자의 특성의 차이가 많이 나기 때문에 P+, Schottky 영역의 면적이 최적화 되어야 한다.
(a) 순방향전압강하 (Room Temperature) (b) 순방향전압강하 (500K Temperature)
(c) 누설전류특성 (Room Temperature) (b) 누설전류특성 (500K Temperature) [그림 3.1.2-5] JBS 소자의 P+/Schottky영역에 따른 순방향/역방향 특성
또한, JBS 다이오드의 P+ 영역의 도핑농도 및 Junction 깊이에 따른 순방향 전압 강하 특성을 시뮬레이션을 통해 분석하였다. [그림 3.1.2-6]은 P+영역의 도핑 농도 및 Junction 깊이 Profile 과 각각의 조건에 대한 순방향 전압강하 특성을 나타낸 그래프이다. 그래프에 나타난 것과 같이 P+영역의 농도가 높아질수록 순방향전압강하는 감소하게 되고, Junction 깊이가 깊어질수록 순방 향 전압강하특성은 나빠지게 된다. 이는 순방향 동작 시 P+영역의 농도가 높아질수록 인접해 있 는 Schottky영역에서 공핍층이 작아져 전류가 흐를 수 있는 영역이 많아지기 때문에 순방향특성 이 좋아지게 되고, P+영역의 깊이가 깊어질수록 공핍층에 의해 전류 흐름이 방해를 받기 때문에 순방향 특성이 나빠지게 된다. 따라서 개발 될 JBS 다이오드 소자는 고농도, 얉은 깊이의 P+ 조 건을 사용하여 개발 할 것이다.
(a) P+영역 Doping Profile (b) P+영역에 따른 순방향전압강하 [그림 3.1.2-6] JBS 소자의 P+ 도핑농도 및 깊이 별 순방향전압강하 특성
나) 1700V급 SiC 전력소자 가드링 시뮬레이션
전력소자에서 원하는 내압을 얻기 위해서는 Junction의 Edge에서 발생되는 전계 집중 (Electric Field Crowding)을 줄이는 방법이 필요하다. 이러한 전계집중을 줄일 수 있는 방법은 가드링 또는 Edge Termination기술이다. Schottky 다이오드의 Junction의 Edge에서 발생되는 전 계는 가드링을 통해 분산 시킬 수 있고, 이로 인해 전계가 고르게 분포하게 되어 원하는 항복전 압을 얻을 수 있다. 따라서, 설정 된 N-Drift (N-Epitaxial Layer)의 농도와 두께를 이용하여 1700V이상의 항복전압을 얻기 위해 여러 가지 가드링구조에 대하여 시뮬레이션을 진행하였다. 시 뮬레이션 시 N-Drift 조건은 위에서 설정 된 3.5E15/cm-3의 농도, 15um 에피 두께, 1um Field 산 화막의 두께를 모든구조에 대해 공통으로 사용하였다.
1) SZJTE (Single Zone Junction Termiantion Extension)
가장 일반적으로 많이 사용되는 구조는 Single Zone JTE (Junction Termination Extension) 기 술로 항복현상이 발생하는 전압 조건에서 depletion된 N-drift영역의 전하량과 균형을 맞추는 P-type dopant영역을 Schottky Edge영역에 충분한 길이(일반적으로 N-drift 두께의 3~5배)로 형 성하여 측면 방향으로의 depletion 영역을 확장시킴으로써 전계를 완화시키는 방법이다. [그림
3.1.2-7]에 75um (Epi 두께의 5배)의 JTE의 길이를 갖는 Single Zone JTE 구조와 각각의 도핑농 도에 따른 항복전압특성을 나타내었다. Planar 항복전압이 2819V [그림 3.1.2-2 참고] 로 나타났 을 때, 약 90%의 항복전압 특성이 나타나는 도핑영역은 1.1E17/cm3 ~ 1.5E17/cm3 영역으로 나타 났고, 그 외 영역에서는 굉장히 낮은 항복전압 특성이 나타났다. 높은 항복전압특성을 갖는 영역 이 좁기 때문에 정밀한 공정제어를 통한 JTE도핑농도가 필요하며, 이에 따른 이온주입 Dose가 최 적화 되어야 원하는 항복전압을 얻을 수 있다.
(a) Single Zone JTE 구조 (b) JTE도핑농도에 따른 항복전압 [그림 3.1.2-7] Single Zone JTE의 구조 및 JTE도핑농도에 따른 항복전압
2). FG-JTE (Floating Guard Ring Assisted Single Zone JTE)
[그림 3.1.2-8]은 Single Zone JTE 안에 Floating P+ 가드링이 삽입 되어 있는 Floating Guard Ring Assisted Single Zone JTE 구조를 나타내었다. 이 구조는 Sinlge Zone JTE 내에 발생 되는 Electric Field를 Floating Guard Ring이 분산을 시켜 낮은 JTE도핑에서 높은 항복전압을 얻기 위한 기술이다.
(a) Floating Guard Ring Type (b) Single Zone Type [그림 3.1.2-8] Floating Guard Ring Assisted Single Zone JTE의 구조
[그림 3.1.2-9] Floating Guard Ring Assisted Single Zone JTE의 구조의 JTE도핑 농도에 따른 항복전압
Floating Guard Ring Assisted Single Zone JTE는 2가지 구조로 나뉘어 시뮬레이션을 진행하였 다. 첫 번째 구조는 Single Zone JTE 안에 Floating Guard Ring이 있는 구조로 3um의 동일한 Ring 사이즈와 8um의 Ring 폭을 갖고 있고, Ring 개수를 4, 3, 5, 6개로 변화 시켰을 때 Geometrical Paramter는 L값 (마지막 Ring과 Single Zone JTE 거리)은 각각 31um (FGJTE1), 42um (FGJTE1-1), 20um (FGJTE1-2), 9um (FGJTE1-3)로 나타났다. 두 번째 구조는 Single Zone JTE 안 에 Single Zone 영역이 있는 구조로 이 영역의 길이를 증가시켰을 때 L값은 각각 31um (FGJTE2), 20um (FGJTE2-1), 9um (FGJTE2-2)로 변수를 설정하였다. [그림 3.1.2-9]의 그래프에서 보이듯이 Planar 항복전압의 90%이상되는 도핑영역은 0.9E17/cm3 ~ 1.5E17/cm3로 나타났다. Singel Zone JTE구조보다 넓은 JTE도핑영역을 갖고, 높은 JTE도핑영역에서는 급격하게 항복전압이 감소하는 특성 을 보이지만, Single Zone JTE와 다르게 낮은 JTE도핑영역에서도 높은 항복전압이 유지되다 서서히 감소하는 특성이 보이게 된다. 마지막 Ring과 Single Zone JTE와의 거리 (L)가 좁을수록 Field가 고 르게 분포되지 않아 항복전압이 감소하게 되고 [그림 3.1.2-10 참고] 또한, 도핑영역의 마진이 줄 어들게 되어 최적의 L값으로 설계되어야 원하는 항복전압을 얻을 수 있다.
[그림 3.1.2-10] Floating Guard Ring Assisted Single Zone JTE의 구조의 L값에 대한 Electric Field 분포
[그림 3.1.2-11]에 Single Zone JTE와 Floating Guard Ring Assisted Single Zone JTE의 JTE도 핑 별 항복전압을 비교한 그래프를 나타내었다. FG-JTE 구조는 높은 JTE도핑에서는 Single Zone JTE와 동일한 특성이 나타나는 반면에 낮은 도핑영역에서는 높은 항복전압으로 넓은 JTE도핑영역이 나타남을 알 수 있다.
[그림 3.1.2-11] Single Zone JTE와 Floating Guard Ring Assisted Single Zone JTE의 구조의 JTE도핑 농도에 따른 항복전압
3) SM-JTE (Space Modulated JTE)
[그림 3.1.2-12]에서 SMJTE (Space Modulated JTE) 구조로 Single Zone JTE의 바깥쪽 영역을 pitch가 같은 다수개의 Ring으로 분리시키고 안쪽에서 바깥쪽으로 갈수록 ring의 폭(width)이 감 소하도록 설계하는 junction edge termination 기술을 나타내었다. 한번의 이온주입으로 JTE영역 을 형성할 수 있는 장점을 갖는 SMJTE구조에 대하여 다양한 설계변수를 적용하여 시뮬레이션을 진행 한 결과 [그림 3.1.2-13], Single Zone JTE 또는 Floating Guard Ring Assisted Single Zone JTE 보다 높은 JTE도핑영역에서 높은 항복전압을 유지됨을 확인 할 수 있다. 이에 따라 Single Zone JTE와 비교 하였을 때 약 1.7E17/cm3 JTE도핑영역을 기준으로 낮은 도핑 영역은 Single Zone JTE의 항복전압을 따라가게 되고, 높은 도핑영역은 분리 된 Ring에 의해 영향을 받 아 높은 항복전압특성이 유지됨을 알 수 있다. 또한, 높은 JTE도핑영역에서도 Single Zone JTE와 첫 번째 Ring 사이의 간격에 따라 항복전압특성이 달라지는데 최적의 간격이 필요하며, 시뮬레이 션 결과로 비추어 볼 때, 2um가 최적의 간격이라고 판단되며 이를 기준으로 나머지 Ring도 설계 되어야 할 것이다.
[그림 3.1.2-12] SMJTE (Space Modulated JTE)의 구조 및 설계 변수
[그림 3.1.2-13] SMJTE (Space Modulated JTE) 구조의 JTE도핑 농도에 따른 항복전압 및 Single Zone JTE 특성과의 비교
4) FG-SMJTE (Floating Guard Ring Assisted Space Modulated JTE)
[그림 3.1.2-14]는 SMJTE (Space Modulated JTE) 구조와 Floating Guard Ring Assisted Single Zone JTE 구조가 결합 된 FG-SMJTE (Floating Guard Ring Assisted Space Modulated JTE) 구조로 낮은 JTE도핑영역은 FG-JTE에 따라가게 되고, 높은 JTE도핑영역은 SM-JTE를 따라가게 만들어 더 욱 넓은 JTE 도핑 영역을 확보할 수 있는 구조이다. [그림 3.1.2-15]의 시뮬레이션 결과에서 나 타나듯 낮은 JTE 도핑영역은 Floating Guard Ring Assisted Single Zone JTE 구조와 동일한 항복특 성이 나타나고, 높은 JTE 도핑영역에서는 Space Modulated JTE 구조와 비슷한 특성이 나타나게 된 다. 위 구조는 Planar 항복전압의 90%이상이 되는 JTE 도핑영역은 FGSMJTE–2, FGSMJTE-5 구조 기준 0.9E17/cm3 ~ 2.8E17/cm3 영역으로 나타났고, 80%이상 되는 영역은 FGSMJTE-1, FGSMJTE-4 구조를 제 외하고 0.8E17/cm3 ~ 4E17/cm3 도핑영역으로 나타났다.
[그림 3.1.2-14] FG-SMJTE (Floating Guard Ring Assisted Space Modulated JTE)의 구조 및 설계 변수
[그림 3.1.2-15] FG-SMJTE (Floating Guard Ring Assisted Space Modulated JTE)의 구조의 JTE도핑 농도에 따른 항복전압 및 SZJTE/FGJTE/SMJTE/FG-SMJTE의 특성 비교
5) MFZ-JTE (Multiple Floating Zone JTE)
SM-JTE와 유사하게 한번의 JTE 이온주입 공정으로 넓은 이온주입 dose 영역에서 높은 항복전압 을 가지는 또 다른 구조로는 MFZ-JTE (Multiple Floating Zone JTE)와 Multiple Floating Guard Ring 구조가 있다. MFZ-JTE 구조는 JTE 영역이 pitch가 같은 다수개의 ring으로 구성되어 있고 안쪽에서 바깥쪽으로 갈수록 ring의 폭(width)이 감소하도록 설계하는 junction edge termination 기술로서 보다 넓은 영역의 이온주입 dose에서 높은 항복전압을 얻을 수 있음. [그 림 3.1.2-16]은 MFZ-JTE 구조와 설계변수에 대해 나타내었다. [그림 3.1.2-17]은 SiC SBD에 적용 하여 다양한 MFZ-JTE에 대한 항복전압을 시뮬레이션 한 결과로써, Single Zone JTE 경우보다 훨 씬 넓은 영역의 JTE도핑 영역에서 2500V 이상의 항복전압을 얻을 수 있었다. 그러나 낮은 도핑영 역에서는 다른 구조와 마찬가지로 급격하게 항복전압이 감소하는 특성이 나타났다. MFZ-JTE ring 의 경우 역시 안쪽에서 바깥쪽으로 갈수록 ring의 폭(width)이 감소하되, ring의 폭이 감소하는 정도가 작을수록 항복전압 개선에 더 효과적으로 보인다.
[그림 3.1.2-16] MFZ-JTE (Multiple Floating Zone JTE)의 구조 및 설계 변수
[그림 3.1.2-17] MFZ-JTE (Multiple Floating Zone JTE)의 구조의 JTE도핑 농도에 따른 항복전압
6) Multiple Floating Guard Ring
Multiple Floating Guard Ring 구조는 가장 많이 사용되는 구조로 Silicon기반 전력소자의 Edge Termination으로 효과적으로 사용되고 있다. 이 구조도 MFZ-JTE와 동일하게 한번의 이온주 입으로 형성 시킬 수 있어, 다이오드 구조 및 MOSFET 구조에서 공정비용 감소 및 간단한 공정 스 텝을 가지고 적용이 되고 있다. [그림 3.1.2-18]에 Multiple Floating Guard Ring의 설계 변수 및 JTE 도핑에 따른 항복전압 특성을 나타내었다. 위 구조는 일정 JTE도핑 이상이면 항복전압의 변화는 적다. 그러나 시뮬레이션 결과에 나타나듯 ring의 개수, ring간 거리(space), ring의 폭 (width) 등 디자인 치수와 계면결함밀도(Qf)의 영향을 크게 받기 때문에 최적의 조건에 대한 설 계 및 공정의 고려가 필요하다.
[그림 3.1.2-18] Multiple Floating Guard Ring 구조의 설계변수 및 JTE도핑 농도에 따른 항복전압
[그림 3.1.2-19]에 Multiple Floating Guard Ring구조의 설계변수에 따른 전계분포에 대해 나 타냈다. 구조 결과에서 알수 있듯이 모든 Guard ring에서 균일하게 Electric Field가 걸려야 높 은 항복전압 특성을 얻을 수 있고, 디자인 변수 (ring의 개수, ring간 거리, ring의 폭)이 하나 라도 어긋나게 된다면 Electric Field의 불균일에 의해 항복전압이 낮아지게 된다.
3.1.3 SiC 다이오드 및 가드링 설계
가) SiC 다이오드 및 가드링 마스크 설계
1700V급 SiC 다이오드 및 가드링 구조를 제작하기 위한 도면을 설계하고 마스크를 제작하였으 며 도면 내에는 1700V-10A급 SiC 다이오드 구조, Schottky Diode, Junction Barrier Schottky Diode, PN Diode의 테스트 구조, 1700V 이상의 항복전압특성을 얻기 위한 가드링 테스트 구조가 포함이 되어 있다. [그림 3.1.3-1]에서 설계 된 마스크 도면과 설계 Layer 정보를 나타내었고, 설계 된 마스크의 전체 크기는 8520um × 7200um 이다. (a) 1700V급 다이오드 및 가드링 마스크 설계 도면 (b) 마스크 Layer 정보 [그림 3.1.3-1] 1700V급 다이오드 및 가드링 마스크 설계도면 및 Mask Layer 정보
나) 1700V-10A Main SiC JBS (Junction Barrier Schottky) Diode 구조
1700V-10A Main SiC JBS Diode 구조의 Mask 도면은 [그림 3.1.3-2] (a)에, 설계된 소자의 단면 구조는 [그림 3.1.3-2] (b)에 나타내었다. 설계한 SiC JBS Diode 소자는 Main Cell, Periphery, Edge Termination 영역으로 나눌 수 있고, 총 6개의 Mask Layer로 구성되며 KEY, PSD(PSD2), PJTE, CNT, MET, PAD Layer가 사용되었다. 소자의 전체 크기는 2883um × 2883um의 크기를 갖고 Edge Termination을 제외한 Active영역의 크기는 2553um × 2553um, Metal 영역은 2567um × 2567um, PAD영역은 2351um × 2351um로 설계되었다.
(a) SiC JBS 다이오드 Mask Design (평면구조)
(b) SiC JBS 다이오드 단면 구조
[그림 3.1.3-2] 700V-10A Main SiC JBS Diode의 설계 도면 및 단면 구조
Main Cell영역은 PSD Layer가 Stripe 형태의 Unit Cell 형태로 설계되어 있으며 PSD Layer가 있는 부분은 SiC JBS Diode의 P+영역이 되고, PSD Layer가 없는 영역은 Schottky 영역이 된다. 기본적으로 P+영역 3um, Schottky 영역 3um로 Main Cell내에 Unit Cell이 설계 되어 있다. 또한, SiC JBS Diode에서 P+의 길이와 간격이 중요한 변수로 작용 되기 때문에 Option으로 P+영역 2um, Schottky 영역 4um로 설계 된 PSD2 Layer를 추가적으로 설계하였다. 이를 [그림 3.1.3-3]에 나타 내었다.
(a) PSD Layer로 설계 된 Main Cell
(b) PSD2 Layer로 설계 된 Main Cell [그림 3.1.3-3] Main Cell 영역의 상세 설계도
Stripe 형태로 되어 있는 Main Cell의 P+영역을 통합적으로 연결해 주고 Edge Termination과 Main Cell의 연결고리 역할을 하는 Periphery 영역은 P+영역과 동일하게 PSD(PSD2) Layer로 설계 되어 있으며, 6um width로 Main Cell 영역의 바깥쪽으로 Ring Bus Type으로 둘러 쌓여져 있다. 이는 [그림 3.1.3-4]에 나타내었다.
(a)PSD Layer로 설계 된 Periphery 영역 (b) PSD2 Layer로 설계 된 Periphery 영역 [그림 3.1.3-4] Periphery 영역의 상세 설계도
Edge Termination 영역의 상세설계 내용을 요약하면 [그림 3.1.3-5]과 같으며, FG-SMJTE (Floating Guard ring assisted Space Modulated Junction Termination Extension)로 설계 되었 다. FG-SMJTE의 기본 구조는 SMJTE구조를 기반으로 Floating Ring이 삽입되어 있는 형태로, P-JTE Layer로 이루어진 SMJTE영역에 PSD(PSD2)가 Ring Type으로 삽입되어 있는 구조이다. Edge Termination의 총 Width는 125um이고, 1700V이상의 항복전압을 갖는 구조로 설계되었다. 또한, Anode 전극을 위한 Contact, Metal PAD Layer의 상세 설계도는 [그림 3.1.3-6]에 나타내었다.
[그림 3.1.3-5] Edge Termination영역의 상세 설계도
다) Edge Termination이 없는 다이오드 테스트 구조
[그림 3.1.3-7]에는 Edge Termination이 없는 세가지 종류 다이오드 구조의 설계도면이다. SBD 의 경우 지름이 197um의 Contact과 200um의 Metal로 구성되어 있고, JBS 다이오드의 경우 3um의 P+ 폭과 3um의 간격으로 이루어져 있으며, JBS의 Active면적은 지름 202um로 설계되어 있다. Contact과 Metal의 설계는 SBD 소자와 동일하다. 또한, PN 다이오드의 경우 지름이 202um의 P+ 영역으로 이루어져 있으며 SBD와 동일한 Contact, Metal 면적을 갖는다.
(a) SBD (b) JBS (c) PN [그림 3.1.3-7] Edge Termination이 없는 SiC 다이오드 구조 3). Junction Barrier Schottky Diode의 테스트 구조
위에서 언급한 내용과 같이 JBS Diode는 P+영역과 Schottky영역에 따라 순방향/역방향 특성이 변하게 된다. 이러한 특성을 확인하기 위해 P+의 폭과 간격을 변수로 하여 JBS 테스트 다이오드 를 설계하였다. [그림 3.1.3-8]에 나타나듯 각각의 소자는 동일한 Edge Termination (FG-SMJTE) 을 갖고 P+의 폭과 간격을 PSD, PSD2 Layer로 나누어 설계하였다. JBS의 Active면적, Contact과 Metal 사이즈는 Edge Termination이 없는 JBS 다이오드와 동일하다.
라) Edge Termination 테스트 구조
1700V이상의 항복전압을 얻기 위해서는 Edge Termination이 반드시 설계되어야 한다. 시뮬레이 션으로 설계 된 Edge Termination구조를 바탕으로 여러종류의 Edge Termination이 설계되었다. Edge Termination의 순수한 특성을 얻기 위해 PN 다이오드 구조를 기반으로 설계가 되었고, PN 다이오드 구조는 지름이 202um의 P+ 영역과 지름이 197um의 Contact과 200um의 Metal로 이루어져 있다. 각각의 설계 도면, 설계변수, 구조는 [그림 3.1.3-9] ~ [그림 3.1.3-16]에 나타내었다.
[그림 3.1.3-9] Single Zone JTE의 설계도면, 변수, 구조
[그림 3.1.3-11] Space Modulated JTE의 설계도면, 변수, 구조
[그림 3.1.3-13] Floating Guard Ring Assisted SM-JTE의 설계도면, 변수, 구조
[그림 3.1.3-15] Multiple Floating Guard Ring (P-JTE)의 설계도면, 변수, 구조
마). SBD, JBS의 Edge Termination 테스트 구조
Schottky Contact/Metal과 Edge Termination이 결합되었을 때 나타나는 특성 (누설전류, 항복 전압 )을 확인하기 위해 Schottky Diode와 Junction Barrier Diode에 PN기반으로 설계되어 있는 Edge Termination 구조를 적용하였다. 각가지 구조에서 한 개의 Edge Termination 구조만 적용하 였고, SBD나 JBS 다이오드는 Edge Termination이 없는 다이오드와 동일하다. 이를 [그림 3.1.3-17]에 나타내었다.
3.2 SiC 전력소자 핵심기술 개발
3.2.1 트렌치 식각 및 게이트 형성 공정기술
가) 개요 SiC 기판을 이용하여 트렌치형 차세대 전력소자를 개발하기 위해서는 핵심 단위공정 기술과 모듈공정이 개발되어야 한다. 단위공정 중에서 식각기술은 소자를 제작하기 반드시 개발해야 하는 핵심공정 기술이다. 기존 의 실리콘 공정 기술에서 고전압 대전류 소자 개발을 위한 소자 구조 및 두꺼운 박막의 식각 공 정 및 세정 그리고 소자를 제작하기 각종 새로운 공정 조건을 설정해아 한다. 본 연구에서는 이 러한 기술을 개발하여 새로운 공정규격인 recipe의 개발은 물론이고 연구개발 목표를 달성하기 위한 새로운 기술을 개발하였다. 본 연구에서는 SiC 기판을 사용하여 트렌치형 차세대 전력소자 핵심기술을 개발하기 위해서는 다음과 같은 공정기술을 개발하였다. - 미세패턴 형성 기술 - 산화막 식각 기술 - 감광막 제거 기술 - SiC 기판 식각 및 트렌치 식각기술 - 트렌치 게이트 산화막 증착기술 등이다. 나) 산화막 식각 공정 1000V 이상의 고전압 소자를 개발하기 위해서는 두꺼운 절연막 형성 공정과 식각 공정이 필요하다. 본 연구에서 두꺼운 산화막 식각실험을 위해 기존의 1um 이하의 산화막 식각 공정기술에서 2um, 이상의 두꺼운 산화막 식각기술을 개발하는 기술이다. 이렇게 두꺼운 산화막을 식각하기 위해서 산화막 식각시 식각 마스크로 사용하는 포토레지스트의 도포 두께도 중요하다. 본 실험에서 두꺼운 산화막 식각을 위한 단면 구조는 [그림 3.2.1-1]에서 보는 바와 같이 SiC 기판 위에 산화막을 증착한 다음 산화막을 식각하기 위해 감광막을 도포하고 패턴을 한 것이다. [그림 3.2.1-2]는 SiC 기판 위에 산화막을 2um 증착한 다음 산화막을 건식식각 방법으로 트렌치 패턴을 식각한 표면을 보여주는 것이다, 산화막 식각 공저에서 산화막이 완전히 식각 되었는지 확인은 두께 측정을 통해 확인 한 후 산화막 두께가 완전히 식각이 되었을 경우 감광막을 플라즈마 장비를 사용하여 잔류 감광막을 제거하였다. 그 다음 산화막을 사용하여 다시 SiC 식각 공정을 수행하였다. [그림 3.2.1-3]은 [그림 3.2.1-1]과 같은 방법으로 SiC 기판 위에 시료를 제작한 다음 SiC 전력소자의 가드링 부분을 건식식각 방법으로 산화막을 식각한 표면 및 측면 사진이다. 사진에서와 같이 미세 패턴이 잘 식각되었음을 알 수 있다. [그림 3.2.4] Si 기판 위에 [그림 3.2.1-1]과 같은 방법으로 미세패턴을 형성한 다음 단면을 관찰하였다. 사진에서와 같이 2um 정도의 두꺼운 산화막의 패턴이 잘 식각되었음을 볼 수 있다. [표 3.2.1-1]은 SiC 기판 트렌치 식각 공정 규격서는 본 연구를 통해 2um 이상의 두꺼운 산화막을 식각하기 위한 공정 규격서이다. 6인치 SiC 기반 트렌치형 차세대 전력소자 핵심기술을 개발하기 위해 데이터 베이스를 구축한 SiC 기판에서 두꺼운 산화막 식각 공정규격서로서 규격서 번호는 DR03-X004이다.[그림 3.2.1-1] 산화막 식각을 위한 시료 단면 구조
[그림 3.2.1-2] SiC 기판 위에 산화막을 식각한 미세패턴의 표면 사진
[그림 3.2.1-4] Si 기판 위에 산화막을 식각한 패턴의 표면 및 단면 다) 트렌치 식각 공정 SiC 기판을 사용하여 트렌치 식각공정을 개발하기 위해서는 다음과 같은 공정기술이 필요하다. 미세패턴 형성기술, 산화막 식각기술, 감광막 제거기술, SiC 기판 얼라인 키 형성기술과 SiC 기판 트렌치 식각기술 등이다. 이러한 SiC 기판에 트렌치 공정을 하기 위해서는 트렌치 식각 마스크로 감광막이나 산화막을 사용한다. 본 연구에서는 두가지 기술에 대해 연구를 하였다. 첫째, 감광막을 사용하여 얼라인 키를 형성하는 기술과, 둘째 트렌치 게이트 소자를 제작하기 위해 트렌치 형성 기술을 개발하였다. 본 연구의 목표는 트렌치 형성시 트렌치 깊이는 약 1um 파는 기술이고, 트렌치 게이트 내부에 게이트 산화막을 채우는 기술은 측벽과 하부 층의 두께가 각각 100nm과 100nm 증착하는 기술이다. 그리고 트렌치 형성시 트렌치 각도를 70도를 트렌치를 파는 기술이다. [그림 3.2.1-5]는 소자를 제작하기 위해 SiC 기판 위에 얼라인 키를 제작하기 위해 미세패턴의 크기가 0.5um 이상의 패턴까지 SiC 식각 공정 조건을 확립하였다. 얼라인 식각을 위해 감광막은 액 1.6um을 도포하고 미세패턴을 형성하였다. 사진에서와 같이 미세패턴과 TIS 마스크의 형성이 잘 되었음을 알 수 있다. [그림 3.2.1-6]은 SiC 기판을 식각하기 위해 먼저 TESO 산화막을 약 6000A 증착한 다음 포토리소그라피 공정을 수행하여 미세패턴을 형성한 다음 TESO 산화막을 6000A+30%로 over etching 하였다. 그 다음 감광막을 제거한 다음 산화막을 마스크로 하여 500초 동안 RIE 식각 장비를 사용하여 SiC 기판을 식각하였다. 트렌치 깊이와 측면을 관찰하기 위해 시료를 45도 기울여 SEM으로 관찰 한 것이다. [그림 3.2.7]은 [그림 3.2.1-6]의 트렌치 식각을 한 다음 식각 마스크로 사용한 산화막을 제거한 다음 long scan profiler 장비(LSP)를 사용하여 트렌치 깊이를 측정한 것이다. 사진에서 보듯이 트레치 깊이는 약 1.6um 식각 되었다. 연구목표는 트렌치 식각 깊이가 1.0um이다. 따라서 트렌치 식각 깊이는 연구목표를 달성하였다. [그림 3.2.1-8]는 [그림 3.2.1-7]의 시료를 사용하여 트렌치 바탕코너와 탑코너를 연결하여 각도를 측정하였다. 측정결과 트렌치 형성 각도는 약 76도로 예상되었다. SEM 관찰시 시료를 45도 기울려 관찰한 사진이다. 트렌치 형성 각도의 연구목표인 70도 보다 크게 형성되어 연구목표를 달성하였다. [그림 3.2.1-9]는 Si 기판을 사용하여 트렌치 식각과 트렌치 내부에 게이트 산화막을 증착한 시료의 단면을 SEM 으로 관찰하였다. 사진에서와 같이 트렌치 깊이는 약 1.3um으로 식각 되었다. 트렌치 게이트 절연막의 두께를 측정하기 위해 SEM으로 단면을 관찰하였다. 그 결과 트렌치 게이트 측벽의 절연막 두께는 약 110nm이고, 트렌치 바닥의 절연막의 두께는 약 120nm 측정 되어 연구목표를 달성하였다. [표 3.2.1-2]는 SiC 기반 트렌치형 차세대 전력소자 핵심기술을 개발하기 위해 SiC
기판을 식각하는 공정기술로서 6인치 SiC 기판을 사용하여 트렌치 공정에 필요한 데이타 베이스를 구축하였다. 주요 공정으로 SiC 기판의 얼라인 키 식각과 트렌치 식각에 필요한 SiC 기판 식각 공정에 사용된다. SiC 기판 식각 공정규격서 번호는 DR03-S014이다. [그림 3.2.1-5] SiC 기판 위에 얼라인 키 형성 표면사진 [그림 3.2.1-6] SiC 기판을 이용한 트렌치 식각 사진 [그림 3.2.1-7] SiC 기판 트렌치 식각 깊이 (LSP 측정장비) 측정
[그림 3.2.1-8] SiC 기판을 이용한 트렌치 식각 각도 (산화막 제거전) [그림 3.2.1-9] Si 기판에 형성된 트렌치 게이트 산화막 두께 단면사진
3.2.2 열산화막/게이트 산화막 성장 공정기술
3.2.2.1 열산화막/게이트 산화막 성장을 위한 환경구축
가) 개요 SiC 전력소자 핵심기술을 개발하기 위한 열산화막 및 게이트 산화막을 성장시키기 위해 투명 SiC 4인치 기판을 2×2cm 조각으로 Sawing하여 실험을 진행하였다. SiC 기판이 고가이므로 기판 자체를 사용하여 박막을 성장시키기에는 한계가 있기 때문이다. 열산화막 및 게이트 산화막 성장은 고온 Furnace 장비에서 진행한다. 고온 Furnace 장비는 5인치, 6인치 웨이퍼 전용 장비이므로 2×2cm 조각으로 Sawing된 SiC 기판은 Furnace 장비에 Loading이 불가능하다. 따라서 6인치 웨이퍼를 Loading할 수 있는 전용 Boat에 조각 시편의 Loading이 가능하도록 Jig를 제작하였다. 또한 SiC 기판에 열산화막 및 게이트 산화막을성장시키기 전 세정공정인 SC-1, SC-2 Cleaning 공정이 가능하도록 기존 Wet Station을 개조하였다. 아울러 조각 시편이 Wet Station Bath내에서 Cleaning시 안정적으로 위치할 수 있도록 조각용 Cassette를 제작하였다.
나) 조각 시편용 Jig 제작
고가의 SiC 4인치 기판을 2×2cm 조각으로 Sawing하여 다양한 조건으로 산화막을 형성시키기 위해 조각 시편 Loading용 Jig를 제작하였다. Jig는 조각 시편 4개를 Loading할 수 있도록 제작하였으며, Jig 재질은 SiC를 사용하였다. 조각 시편이 Loading된 Jig는 열산화막 및 게이트 산화막을 형성시키는 장비인 고온 Furnace의 6인치 웨이퍼 Boat에 눕힌 형태로 Loading하여 조각 시편이 Boat 이동 시나 공정 진행 중 Jig에서 빠져나오지 않도록 하였다. 또한 2×2cm 조각 시편을 Jig에 Loading/Unloading을 쉽게 할 수 있도록 4개의 모서리에 둥글게 홈을 파는 형태로 Jig를 제작하였다. [그림 3.2.2-1]에 제작된 조각용 Jig를 나타내었다. [그림 3.2.2-1] 열산화막/게이트 산화막 형성을 위한 Jig 다) SC-2 Cleaning 공정 설치 및 조각용 Cassette 제작 SiC 기판에 열산화막 및 게이트 산화막을 성장시키기 전 세정공정인 SC-2 Cleaning 공정이 가능하도록 기존 Wet Station을 개조하였다. SC-1 Cleaning 공정은 기존 장비의 공정을 이용하였고, 새로운 공정인 SC-2 Cleaning 공정을 설치하였다. SC-2 Cleaning 공정은 70도에서 HCl:H2O2:H2O Chemical을 1:1:5 비율로 섞어서 사용하는 공정으로 융합부품실험실내 활용이 낮은 기존의 Wet Station 100:1 HF Bath를 SC-2 Bath로 개조하여 설치하였다. 기존 상온용 Bath를 70도 공정이 가능하도록 Bath내에 Heater를 설치하였다. [그림 3.2.2-2]에 SC-2 Bath 개조 후의 Wet Station 및 70도로 Heating한 SC-2 Bath를 나타내었다.
[그림 3.2.2-3]은 제작된 조각용 Cassette를 나타낸 것이다. 조각 시편이 Cleaning 용액 및 DI Cleaning Bath내에서 움직이지 않고 고정될 수 있도록 조각용 Cassette를 제작하였으며, Cassette 재질은 테프론을 사용하였다. 조각 시편을 작은 기구물의 홈에 넣은 후 덮개를 내려 시편을 고정시킨 후 6인치 웨이퍼 세정용 Cassette에 작은 기구물을 넣고 Cleaning 및 세정 공정을 진행하였다.
[그림 3.2.2-2] SC-2 Cleaning용 Wet Station 및 SC-2 Bath
[그림 3.2.2-3]은 제작된 조각용 Cassette를 나타낸 것이다. 조각 시편이 Cleaning 용액 및 DI Cleaning Bath내에서 움직이지 않고 고정될 수 있도록 조각용 Cassette를 제작하였으며, Cassette 재질은 테프론을 사용하였다. 조각 시편을 작은 기구물의 홈에 넣은 후 덮개를 내려 시편을 고정시킨 후 6인치 웨이퍼 세정용 Cassette에 작은 기구물을 넣고 Cleaning 및 세정 공정을 진행하였다. [그림 3.2.2-3] 조각 시편용 Cassette
3.2.2.2 열산화막/게이트 산화막 성장 기술
가) 개요 SiC 기판에 열산화막 및 게이트 산화막을 건식산화막과 습식산화막 성장 방법으로 박막을 형성하였다. 투명 SiC 4인치 기판을 2×2cm 조각으로 Sawing하여 조각 시편 Loading용 Jig에 조각을 Loading하여 실험을 진행하였다. 열산화막 및 게이트 산화막 성장은 고온 Furnace 장비에서 진행하였으며, SiC 기판에서의 산화막 성장 속도가 Silicon 기판보다 매우 느리므로 고온에서의 성장이 필수이다. 따라서 1,200도에서 산화막 성장이 이루어졌으며, 1,200도의 고온에서 공정을 진행시키기 위해 일반적인 Quartz tube가 아닌 SiC tube에서 공정을 진행하였다. 건식산화막과 습식산화막 성장 방법 각각에 대한 공정을 진행하였으며,이후 건식산화막 성장으로 형성한 산화막위에 습식산화막 성장으로 박막을 형성시켜 그 두께를 확인하였다.
나) 열산화막/게이트 산화막 성장
SiC 기판에 산화막을 성장시키기 위해서 조각 시편을 SC-1, SC-2 Cleaning 하였다. 조각 시편용 Cassette에 SiC 조각 시편을 Loading하여 Wet Station에서 Cleaning을 진행하였다. 산화막은 건식산화막 및 습식산화막 성장 방법으로 고온 Furnace 장비에서 진행하였는데 SiC 기판에서의 산화막 성장 속도가 매우 느리므로 1,200도의 고온에서 산화막을 성장시켰다. 산화막을 성장시킨 후 박막의 두께는 SEM으로 관찰하였으며, 같은 조건으로 Silicon 기판에서 산화막을 성장시켜 그 두께를 비교하였다. [그림 3.2.2-4]에 SiC 기판에 건식산화막으로 성장시킨 산화막의 SEM 사진을 나타내었다. 그림을 보면 1,200도에서 1시간 20분 성장시키면 산화막의 두께가 약 350Å이었으며, 3시간 성장시키면 두께가 약 620Å 정도로 매우 성장속도가 낮음을 알 수 있다. 같은 조건으로 Silicon 기판에서 3시간을 성장시키면 산화막의 두께는 약 3,600Å으로 SiC 기판보다 매우 성장속도가 빠름을 알 수 있다. [그림 3.2.2-5]에 SiC 기판에 습식산화막으로 성장시킨 산화막의 SEM 사진을 나타내었다. 그림을 보면 1,200도에서 20분 성장시키면 산화막의 두께가 약 230Å이었으며, 3시간 성장시키면 두께가 약 1,510Å 정도를 나타내었다. 같은 조건으로 Silicon 기판에서 3시간을 성장시키면 산화막의 두께는 약 14,500Å으로 SiC 기판보다 매우 성장속도가 빠름을 알 수 있다. [그림 3.2.2-4] 건식산화막 성장 SiC 기판 단면 SEM 사진 [그림 3.2.2-5] 습식산화막 성장 SiC 기판 단면 SEM 사진 마지막으로 건식산화막 성장으로 형성한 산화막위에 습식산화막 성장으로 박막을 형성시켜 그 두께를 확인하였는데 일반적인 SiC 전력반도체 소자의 게이트 산화막 두께인 600Å을 성 장시키기 위해서 건식산화막 성장 방법으로 1시간 20분, 다시 습식산화막 성장 방법으로 20분 성 장시켜 약 600Å 두께의 게이트 산화막 두께를 얻을 수 있었다.
