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제 1 장 서론
제 1 절 연구 목표
사물인터넷 (IoT) 시대가 도래하며, 세계 주요국가 및 글로벌 기업들은 차세대 IoT 디바이스 시장을 선점하기 위한 치열한 경쟁을 하고 있다. 시장 분석 업체들은 저전력 기술을 IoT 디바이스 시장의 최대 핵심 경쟁 기술로 지목하고 있으며, 저전력 기술 개발을 통한 IoT 디바이스들의 전력 사용량 또는 배터리 사용량 문제가 해결되었을 때 본격적인 IoT 시대가 열릴 것으로 예상하고 있다. 이에 본 연구는 기존의 저전력 기술을 뛰어넘는 초저전력 (Ultra-Low Power, ULP) 기술을 개발하는 것을 목표로 하여 궁극적으로 국내 IoT 디바이스 산업이 세계적인 경쟁력을 갖추는 것에 기여하고자 한다.1. 필요성 및 중요성
가. 연구 과제의 필요성
1) 정책적 필요성 가) IoT 시대의 도래로 2020년경에는 IT융합 디바이스 시장의 상당부분이 웨어러블을 비롯한 IoT 디바이스들로 대체될 것으로 전망됨 나) 세계 주요국가 및 글로벌 기업을 중심으로 차세대 IoT 디바이스 시장 선점 경쟁이 치열한 가운데 국내 IoT 디바이스 산업의 선전을 위해선 IoT 디바이스용 초저전력 프로세서 개발이 필수 다) 미래창조과학부가 추진하는 K-ICT 9대 전략산업에 부응하여 디바이스 World-Best 기술 확보를 통한 차세대 IoT 디바이스 글로벌 시장 선도 그림 1. 초저에너지 프로세서 적용분야 개념도2) 기술적 필요성
가) Gartner, IDC 등의 시장 분석 업체들은 저전력 기술을 차세대 IoT 시장의 최대 핵심 경쟁 기술로 지목 나) 2020년까지 웨어러블, IoT 기기 등이 급속히 보급될 때, 전력 사용량 또는 배터리 사용량 문제는 기술적으로 반드시 해결해야 할 문제 다) 기존 프로세서 시장을 양분하고 있는 ARM과 Intel을 비롯한 중국, 인도등의 신흥 프로세서 개발 회사들은 저전력 프로세서 연구개발에 몰두 라) 차세대 IoT 디바이스 용 프로세서 시장 석권을 위해서는 저전력 기술을 뛰어넘는 초저전력 (Ultra-Low-Power) 프로세서 설계 기술 개발이 필수
나. 연구 과제의 중요성
본 과제에서는 전력 소모량을 혁신적으로 감소시킬 수 있는 초저전력 프로세서 아키텍처 설계 원천기술 개발을 목적으로 한다. 1) 초저에너지 프로세서 연구 개발은 SW-SoC 융합기술의 핵심요소인 저전력 SoC 설계 기술로서 이상적인 에너지 효율성 달성을 위한 기초원천 핵심기술 개발 가) SW-SoC 융합기술의 결정체인 프로세서 기술은 다양한 산업분야의 핵심기술로 응용되고 있으며, SW-SoC 융합기술 산업의 시장 확장 및 지속적인 발전을 위한 핵심기술임 나) 초저전력 회로 설계 기술은 SW-SoC 융합기술 핵심기술 확보를 위한 원천기술임 다) 초저에너지 프로세서를 위한 아키텍처 기술은 미래시장인 웨어러블 IoT의 기술혁신을 통한 저변화, 대중화 및 시장 확대를 가능하게 하는 기초·원천기술임 2) 국산 IoT용 초저에너지 프로세서 개발은 실감·지능·융합형 서비스 패러다임을 이끌어 갈 미래 디바이스 분야의 초석으로서 창조 경제 실현 가) 현재 ARM과 Intel이 독점하고 있는 세계 프로세서 시장에서 초저전력 프로세서 개발을 통해 국산 프로세서 기반 IoT 디바이스 프로세서 시장 선점 나) 국내 중소·중견 디바이스 기업에 초저전력 회로 설계 원천기술 전파와 IoT 디바이스 용 초저에너지 프로세서를 지원함으로써 국가 산업 발전에 기여 다) IoT 디바이스의 핵심요소인 전력 및 배터리 문제 해결을 위한 미래형 프로세서 아키텍처 혁신 기술 개발을 통해 ‘초연결 디지털 혁명의 선도국가 실현’에 이바지 3) 초저전력 프로세서 설계 기술 개발은 이론적 최저 전력 소모량에 도전하는 혁신 기술 개발로서 ETRI 본연의 임무에 부합 가) 현재 프로세서들의 Nominal 구동 전압 (약 1.125V)과 비교하여 이론적 최소 구동 전압 (약 36mV) 구동을 통해 최대 1/1000까지 소비 전력 감소 가능 나) 하지만 이론적 최소 구동 전압으로 구동하는 회로는 현실적으로 구현이 불가능하며, 동적 (Dynamic) 전력 소비량과 함께 초저전압 구동 회로의 누설 (leakage) 전력을 고려하면 이론적인 최대 전력 감소량은 1/1000 보다 줄어들게 됨 다) 본 과제는 구현 가능한 최소 전압 구동 회로 기술, 초저전력 아키텍처 설계 기술 및 Ultra-Low-Power-Management 기술 개발 계획을 제안하여 이론적 최저 전력 프로세서에 도전하는 초저전력 프로세서 개발을 목표로 함 라) 본 과제는 현재 국내외 학계 및 기업들이 개발하고 있는 저전력 프로세서 설계 기술의 한계를 뛰어넘는 혁신적인 초저전력 프로세서 설계 기술 개발그림 2. 이론적으로 가능한 최대 소비 전력 감소
2. 연구 과제 목표
가. 최종 연구 목표
본 연구의 최종 목표는 Zero 전압에 가까운(Near-Zero-Voltage, NZV) 초저전압 동작 회로 기술과 미세 분할 유닛별 전압 컨트롤이 가능한 마이크로그레인(μ-grain) 아키텍처 기술, 초저전력 구동을 위한 전력관리기술(Power Management, PM)을 기반으로 전력 소모량을 혁신적으로 감소시킬 수 있는 초저전력 프로세서 아키텍처 설계를 위한 원천기술 개발이다.1) 초저전압 (Ultra-Low Voltage, ULV) 동작 회로 기술 개발
라) 초저전압 동작 회로의 Process Variation 문제를 해결하기 위한 기술 개발 마) 초저전압 Standard Cell Library 확보
2) 마이크로그레인 아키텍처 개발
가) μ-grain 전압 컨트롤(Fine-grain Adaptive Voltage Scaling) 지원 아키텍처 개발 나) 초소형, 고효율 전압 스케일러(Voltage Scaler) 개발
3) 초저전력 프로세서를 위한 전력관리기술 개발
가) 초저전압 회로의 특성 분석을 통한 전력관리기술 개발 나) 초저전력 프로세서를 위한 신개념 전력관리기술 확보
그림 3. NZV 회로기술, μ-grain 아키텍처기술, 초저전력 PM기술을 통한 ULP 프로세서 실현
나. 1차년도 연구 목표
1년차 연구 목표는 초저전압 동작 회로의 특성을 분석하고, 이를 통한 초저전압 회로 설계 방법을 연구하는 것이다. 아울러 μ-grain 아키텍처를 위한 Voltage Scaler 개발을 진행한다.
1) 초저전압 동작 회로의 특성 분석
가) 초저전압 회로의 Logic Family 개발
나) 초저전압 구동을 위한 새로운 방식의 SRAM Bitcell 구조 개발
다) 다양한 반도체 테크놀로지(Semiconductor Technology node)를 이용한 초저전압 동작 회로 특성(variation, delay, power) 분석
2) 마이크로그레인 아키텍처 개발
가) Fine-grain AVS를 위한 Switched Capacitor (SC) 방식의 Voltage Scaler 연구 나) Voltage Scaler 회로 개발 검증
3) 온도 효과 역전(Temperature Effect Inversion, TEI) 현상을 이용한 전력관리기술 개발 가) 초저전압 회로의 TEI 효과 검증
제 2 절 연구 배경
본 과제는 회로 레벨의 초저전압 동작 회로 기술, 아키텍처 레벨의 저전력 프로세서 아키텍처 기술 및 시스템 레벨의 초저전압 전력관리 기술 개발에 이르는 Cross-layer 초저전력 설계 기술 개발을 통하여 이론적 최저 전력 소모량에 도전하는 신개념의 초저전력 프로세서 설계 기술 개발로서 궁극적으로 기술·산업적으로 뿐만 아니라 경제·사회 전반에 미칠 효과가 상당할 것으로 기대한다.1. 연구 과제의 도전성 및 혁신성
가. 연구 과제의 도전성
1) 초저전압 동작 회로 기술은 IoT 디바이스의 유효 사용시간을 극대화할 수 있는 핵심원천기술이지만 기술적인 장벽이 높음 가) 국내는 학계를 중심으로 저전압 회로 연구가 되고 있으나 초저전압 Near- /Sub-threshold voltage 동작 회로는 기술적인 장벽으로 인해 개발된 사례가 없음 ※ Sub-threshold 전압 구동 회로는 강인성 (Robustness) 문제, PVT (Process, Voltage andTemperature) variation 문제, Standard cell library의 부재 등 기술적 장벽 존재 나) 해외 글로벌 시스템 반도체 업체들도 기술적인 한계로 인해 아직까지 초저전압 동작
회로를 실용화하지 못함
다) 본 연구과제는 최저 전압 동작 회로 기술 개발을 목표로 함
2) 마이크로그레인 단위의 전압 컨트롤을 지원하는 저전력 프로세서 아키텍처는 최신의 코어단위(Per-Core) 전압 컨트롤을 뛰어넘는 세계 최고 수준의 기술
가) 현재 최신의 프로세서만이 Per-Core DVFS(Dynamic Voltage and Frequency Scaling)을 지원하고 있음 ※ 주원인은 미세분할 유닛의 전압을 컨트롤 하기 위한 초미세 Voltage Scaler 설계 기술의 어려움 때문 나) 본 연구과제는 초미세 고효율 Voltage Scaler 개발을 통한 미세분할 DVFS를 목표로 함 3) 세계 최고 수준의 전력관리기술(NZPM) 개발에 도전 가) 글로벌 시스템 반도체 업체들은 전압 컨트롤에 기반한 DVFS 또는 Power gating 혹은 Clock gating과 같은 Dynamic Power Management (DPM) 기술을 상용 프로세서에 적용 나) 초저전압 회로의 특성 분석을 통한 세계 최초의 전력관리기술 개발을 목표로 함
나. 연구 과제의 혁신성
1) 본 과제에서는 초저전력 프로세서 개발 목표를 달성하기 위한 세계 최초의 혁신적인 기술들을 제안함으로써 기존의 프로세서 코어 설계 기술의 한계를 극복하고자 함 가) NZV 회로 기술 개발을 통해 기존 저전력 구동 회로 대비 1/150로 전력절감 효과 기대 나) 독창적인 미세분할 마이크로그레인 프로세서 아키텍처 기술 개발을 통해 기존의 core 단위의 아키텍처 기술을 혁신하여 50%의 소비전력을 절감하는 것을 목표로 함다) NZPM 기술에서는 TEI-Aware AVS 및 fine-garin power gating 등의 세계 최초의 원천기술 개발을 통해 기존의 일반적인 DPM 기술 대비 소비전력을 40% 절감함
라) 개별적인 기술들을 통합하는 Cross-layer 최적화 기술을 통해 최종적으로 1/500의 소비전력절감을 기대함
2) 선행연구 대비 본 과제의 혁신성 기술 목적 선행연구 선행기술 주도 업체 및 학계 본 과제의 제안 연구 혁신성 Voltage Scaling Near-threshol d Voltage (NTV) Operation 주요 국제 학회 (ISSCC, JSCC, DAC, VLSI) Sub-threshold Voltage Operation 선행기술 대비 초저전압 (ULV) 구동 회로 기술 Process Variation 억제 기술 Adaptive Body Biasing (ABB) 기술, Adaptive Voltage Scaling (AVS) 기술 ABB: Purdue & Samsung AVS: AMD 와 퀄컴, 독일 대학들 μ-grain AVS 와 TEI-Aware AVS ULV 회로에 적합한 초정밀 AVS 기술, TEI-Aware AVS는 세계 유일의 혁신 기술 저전압 Cell Library 설계 Logic gate Pruning 기법, Transistor Width Sizing Intel, Samsung, 국제 학회 Transistor Length Sizing 기술 및 자동 Logic family 구성 NZV Logic Family 구성을 위한 자동화 플로우 개발 Dynamic Voltage & Frequency Scaling Per-chip DV(F)S 또는 Per-core DV(F)S 대부분의 업계는 Per-Chip DVFS, 퀄컴 및 학계는 Per-Core DVFS 개발 μ-grain 단위의 미세분할 단위 전압 컨트롤 및 Voltage Scaler 개발 초정밀 Voltage Scaler와 미세분할 아키텍처를 통한 초정밀 전압 컨트롤 저전압 SRAM 개발 저전압 SRAM 구동을 위한 8T, 9T, 10T Bitcell 구조 MIT, Univ. of Michigan 초저전압에서 안정적인 NZV-SRAM 개발 기존의 저전압 SRAM은 NTV 구동에 중점 Power Gating (PG) 전체 코어 대상 PG 또는 일부 회로 PG Intel, ARM, 퀄컴 및 기타 AP 업체들 μ-grain PG 미세분할 단위의 초정밀 PG Low Power Pipelining 비동기 아키텍처를 이용한 전력감소 pipelining 기술 Univ. of Michigan 동기 아키텍처 내 최적화 Pipelining 알고리즘 개발 최초의 동기회로 초전력 pipelining 표 1. 선행연구와 본 과제의 혁신성 비교
2. 연구 과제의 기대효과
가. 연구 과제의 기술·산업 기대효과
1) 기술적 기대효과
가) 초저에너지 기술은 프로세서 코어 아키텍처의 차세대 패러다임을 주도할 원천 기술 ※ 현재의 스마트폰이 소모하는 전력은 영상 및 음성인식, 고해상도 비디오 디코딩 시 2.0 ~
6.0Watt를 소모하는 수준으로서 AP (Application processor)에서 소모하는 전력이 상당한 비율을 차지함 ※ 스마트폰 및 IT 기기가 소요하는 과다한 전력 또는 에너지는 배터리 사용시간을 수 시간으로 감소시키는 단점 외에 AP의 온도를 급격히 증가시켜 발열량을 증대하여 기기의 안전성을 저해하게 됨 ※ 고성능의 IT 융합기기가 대중화 되면서 개인당 5~6개 이상의 AP가 판매되고 있어 스마트폰의 전력 사용량은 국가적인 에너지 수급으로 볼 때 상당한 비율을 차지함 ※ 2020년까지 웨어러블, IoT 기기 등이 급속히 보급될 때, 전력 사용량 또는 배터리 사용량 문제는 기술적으로 반드시 해결해야 할 문제 ※ 본 제안과제는 일반적인 IT 융합 기기의 전력 소모량을 500분의 1로 감소하여 베터리 및 발열 문제를 근본적으로 해결할 수 있는 원천 기술 나) 전력 소모량 감소 기술은 IT 융합 기기 반도체에 공통 적용 가능한 기술 ※ NZV 기술은 초저전압으로 회로를 동작시키는 기술로서 저전압에서는 스위칭 전력 및 누설 전력이 기하급수적으로 감소되는 효과 ※ 저전압 구동을 위한 NZV 기술은 일반적인 IT 융합 기기 반도체에 공통 적용 가능 기술 ※ 본 과제를 통해 개발된 NZPM 기술은 기존의 Low Power Design에서 제시되었던 기술들을
능가하는 Ultra-Low Power Design을 가능케 하는 신기술로서 CMOS 뿐만 아니라 차세대 테크놀로지 (예: FinFET과 같은 Multi-gate transistor) 등에도 적용이 가능한 기술 2) 산업적 기대효과 가) IoT 기기의 전력/에너지 소모량을 획기적으로 줄일 수 있는 초저전력 기술을 개발함으로써 시장 확대를 가속할 수 있는 핵심 원천 기술 ※ IoT 기기의 시장 확대에 있어 가장 핵심적인 문제점은 전력/에너지 소모량이 어플리케이션 요구사항을 뒷받침해 주지 못하는 것으로, 일반적인 IoT 디바이스의 경우 1개월 ~ 1년 사이의 연속 사용시간을 요구 ※ IoT 기기의 유용성을 증대시키기 위해서는 배터리 사용시간 문제가 해결되어야 하며 본 제안 기술은 배터리 사용시간을 500배 연장할 수 있는 기술 ※ 배터리 사용 시간을 증대하기 위한 본 제안기술은 배터리가 존재하지 않는 무전원 IoT 기기에 응용할 수 있으며, 이 경우 solar cell 또는 Energy harvesting에 의하여 얻어진 소량의 에너지원으로 기기를 동작시킬 수 있음 ※ 초저전력 프로세서 기술을 통해 프로세서 코어의 전력 예산 (power budget)을 획기적으로 줄임으로써 더 많은 센서 회로, 통신 회로 등을 단일 Chip에 집적시킬 수 있는 기회 제공
나. 연구 과제의 경제·사회 기대효과
1) 경제적 기대효과해당부분은 한국전자통신연구원에서 저작권을 확보하지 못하여 공개대상에서 제외되었습니다.
2) 사회문제해결 기대효과 가) IoT 시대의 혜택을 사회 구성원 모두가 평등하게 누릴 수 있도록 IoT 디바이스의 대중화를 통한 편리하고 안전한 사회 구현 나) IoT 디바이스 진입 장벽을 낮춰 다양한 중소기업 및 벤처 회사들의 탄생 도모함으로써 대기업과 중소기업 간 양극화 문제 해결 다) 웨어러블 및 body 센서들의 시장 확산으로 사전 예방적 건강관리활동을 촉진하여 고령 인구의 삶의 질 향상해당부분은 한국전자통신연구원에서 저작권을 확보하지 못하여 공개대상에서 제외되었습니다.
그림 6. 초저전력 프로세서 기술 확보를 통한 IoT 디바이스 시장 선도제 2 장 본론
제 1 절 현황 및 접근 방법
본 절에서는 초저전력 프로세서 연구개발에 관한 국내·외 기술 동향 및 수준을 검토하고, 본 연구 과제가 이를 위해 제안하는 차별적 핵심 요소 및 접근 방법에 관한 자세한 서술을 한다.1. 국내·외 기술 개발 현황
가. 국내 기술동향 및 수준
1) 국내의 스마트폰 또는 태블릿을 위한 AP(어플리케이션 프로세서) 시장은 일반적으로 Nominal Voltage 1.0V 이상에서 동작하는 SoC를 개발하고 있는 반면, 저전압 프로세서 SoC에 대한 연구는 학계를 중심으로 일부 이루어지고 있음가) 국내 대기업은 스마트폰, 스마트 워치 또는 고성능 셋탑 박스에 장착하기 위한 GHz급의 ARM-based AP 개발하고 있음
나) IoT 디바이스를 위한 마이크로컨트롤러 코어는 ARM Cortex-M0 등을 응용하여 중견, 중소기업에서 개발하고 있음
2) 저전압 하에서 동작하는 SoC 개발은 양산성 확보 문제, process variation margin 문제, 신개념의 회로 개발을 위한 연구투자 문제 등이 있어 개발 지연
가) 국내 학계를 중심으로 performance monitor 등의 저전압 회로 연구가 진행되고 있으나 초저전압 구동을 위한 기술은 개발된 사례가 없음
나. 국외 기술동향 및 수준
1) 더 작고, 더 빠르며, 덜 전력을 소비하는 반도체 공정 기술 개발 가) Intel, 삼성, TSMC를 비롯한 반도체 공정 회사들은 미세 공정 기술 개발을 통해 고집적, 고성능, 저전력의 반도체 기술을 지속적으로 개발해오고 있음 나) 공정이 미세해질수록 더 작은 Nominal 전압을 사용할 수 있고 이로 인해 소모 전력은 줄어 듬 ※ 저전력에 무게를 둔 공정은 높은 threshold 전압을 사용하고 더 낮은 공급 전압을 사용 다) 공정에 따른 구동 전압보다 더 낮은 전압 (near-threshold 혹은 sub- threshold전압)을 사용하면 더 많은 전력을 줄일 수 있으나, 기술상의 장벽이 존재 ※ 공정 개발 속도에 비해 빠르게 증가하는 저전력 회로의 필요성으로 인해 공정 기술 개발에 따른 저전력 회로 설계 기술 이상의 새로운 저전력 기술 도입 (초저전압 구동 기술)이 시급
해당부분은 한국전자통신연구원에서 저작권을 확보하지 못하여 공개대상에서 제외되었습니다.
그림 8. 반도체 공정 기술 발전에 따른 연도별 Nominal
예측.2) 저전력 설계 기술인 코어 별 voltage scaling (Per-Core DVFS) 기술은 현재 모바일 AP 시장을 중심으로 국내는 삼성, 국외는 Qualcomm, NVIDIA, Intel, ARM 등의 기업 연구소에서 활발하게 개발이 이뤄지고 있음
가) 기존의 Per-Chip DVFS는 각각의 코어를 개별적으로 dynamic voltage and frequency scaling (DVFS) 할 수 없었기에 DVFS가 가지는 저전력 기술의 장점을 충분히 활용할 수 없었음
나) Per-Core DVFS 실현을 위해서는 각각의 코어 별로 DC-DC converter가 필요하고 코어 간의 동기화를 위한 컨트롤 로직이 필요함.
다) Qualcomm의 Snapdragon™을 필두로 per-core DVFS 기술이 적용된 Application processor들이 현재 시장에 등장하고 있음
라) 하지만 per-core DVFS는 코어 내 process variation 에 대한 대처가 어렵고, 초저전압 voltage scaling을 위해서는 기존의 회로와 구별된 새로운 회로가 필요하므로 초저전압 프로세서 개발에 적용이 어려우며, 코어의 functional unit 별 컨트롤이 불가능하므로 fine-grain voltage scaling을 할 수가 없음
3) Process variation을 억제하면서 코어 별 특성에 맞는 voltage scaling을 위해 adaptive voltage scaling (AVS) 기술이 등장
가) Per-core DVFS가 전력 감소를 목적으로 한 기술인 반면, AVS는 chip 내 process variation을 억제하고 컨트롤하기 위한 목적으로 연구 됨
나) Open-loop 방식의 AVS가 적용된 AP는 이미 시장에 등장
다) Closed-loop 방식의 AVS는 variation 컨트롤 뿐만 아니라 정밀한 voltage scaling을 통해 전력 감소의 목적으로도 활용이 가능
※ AMD는 2015년 ISSCC에 자사의 새로운 chip에 코어 별로 closed-loop 방식의 AVS가 쓰일 것이고 이를 통해 전력 감소 효과가 상당할 것으로 시사
라) 현재 연구되고 있는 per-core DVFS나 closed-loop AVS는 코어 단위로만 Voltage scaling을 하므로 이는 본 과제에서 타겟으로 하고 있는 마이크로그레인 단위의 voltage control과 비교할 때 coarse-grained 기술임
그림 9. Per-core DVFS에서 DC-DC converter 오버헤드를 감소시키기 위한 기술 사례
해당부분은 한국전자통신연구원에서 저작권을 확보하지 못하여 공개대상에서 제외되었습니다.
그림 10. AVS의 기술 개념도 및 AMD의 AVS 기술 적용 사례
4) 초저전압 회로 구동을 위한 연구는 현재 학계에서 활발히 논의 중
가) 현재 미국 내 DARPA 프로젝트는 관련 기업·학계와 연계하여 Near-threshold voltage (NTV) operation이 가능한 프로세서 개발을 하고 있음
※ NTV는 본 과제에서 목표로 하고 있는 NZV에 따른 sub-threshold voltage operation에 비해 높은 전압을 사용하기에 개발이 용이한 대신 초저전압으로 얻는 전력 감소 효과가 부족함
나) IoT 시대의 도래로 웨어러블 디바이스를 비롯한 각종 IoT 디바이스에 초저전력 프로세스 탑재가 필수적일 것으로 예측됨에 따라 국제 저명 학술지에 초저전력 (Ultra-Low-Power) 프로세스에 관한 논문들이 활발히 발표되고 있음
※ 학계는 sub-threshold에서 동작하는 Ultra-Low-Voltage (ULV) 회로 개발이 ULP 프로세서 실현의 핵심 기술로 예측하여, ULV 회로에 관한 연구를 진행
※ ULV 동작으로 인한 process variation 문제를 해결하고자 Adaptive body biasing (ABB) 기술이 제안됨
※ Logic Cell Pruning을 통한 ULV standard cell library를 구성하는 기술이 제안됨 ※ ULV 회로에 Adaptive voltage scaling (AVS) 적용 가능성이 제시됨
※ 기존의 ULV 아키텍처 내 몇몇 function 유닛에 power gating 적용 사례 발표 ※ Logic depth를 최적화하는 기술이 제안됨
다) 학계에서 제시된 방법들은 실제 구현 시 컨트롤 로직으로 인한 오버헤드가 증가하고 (예: ABB), 테크놀로지 노드에 따라 적용 여부가 달라지며 (예: logic cell pruning), 세밀한 아키텍처 레벨 컨트롤을 고려하지 않는 (예: 시스템 레벨 AVS, PG) 등의 한계가 존재 그림 11. 공급 전압
에 따른 전력 소모, 성능, 에너지 그래프다. 국내․외 표준화 현황(또는 향후 기술 발전 추세)
1) 회로 기술 및 프로세서 아키텍처 관련해서는 표준화 관련 해당 사항 없음 2) 초저전력 프로세서 개발은 글로벌 기업 및 국제 학계를 통해 차세대 IoT 디바이스 핵심 기술 개발 사업의 일환으로 활발히 추진되고 있음 가) CES 2015 및 Gartner 등 시장 분석 업체는, 현재의 스마트폰, 태블릿 PC 등 개인용 컴퓨팅을 제공하는 기기들 대부분이 웨어러블 컴퓨팅 기기로 대체될 것으로 전망 나) 웨어러블/IoT 디바이스를 개발하는 다수의 기업이 1주에서 1달 이상의 연속 사용이가능한 전력소모량 최적화 기술을 요구하고 있음 다) IoT 디바이스의 기술요소는 센서 입력 및 처리, 디바이스 간의 연결 기술인 반면, 이러한 기능을 뒷받침하는 핵심 기술은 배터리 사용량 최소화 기술임 라) IoT 디바이스가 요구하는 배터리 소모량을 만족하면서도 요구 성능을 유지하기 위해서는 기존의 프로세서 아키텍처에 적용 가능한 초저에너지 아키텍처 원천 기술 확보 필요
2. 핵심요소 및 접근방법
본 연구과제는 독창적인 초저전압 NZV 동작 회로, 마이크로그레인 아키텍처, 초저전력 NZPM 기술을 개발하고, 이를 통합하는 Cross-layer 최적화 기술을 통해 초저전력 프로세서를 실현하려 한다.가. 초저전압 NZV 동작 회로
1) NZV standard cell library 개발
가) NZV 회로 개발을 위해 Sub-threshold 전압 구동 회로의 특성 분석
※ 일반 CMOS 회로가 Sub-threshold 전압으로 구동하게 되면 On 전류와 Off 전류 사이의 차이 (
) 가 줄어들어 회로의 강인성이 떨어지고, 노이즈마진 (Noise margin)이 감소하며, Cell들 간의 Process variation이 증가함나) NZV logic family 연구를 통해 NZV로 동작 가능한 Logic gate들 설계
※ NZV-Oriented 셀을 설계하기 위해서는 Pseudo-NMOS 방식의 설계는 불가능하며, Current contention을 바탕으로 한 FF는 사용할 수 없음
다) Logic gate의 Stacking을 최대한 줄이고, 타겟 테크놀로지의 특성을 분석하여 logic의 Driving output 수에 제한을 두며 트랜지스터 Channel의 Width를 Length보다 먼저 사이징하는 방법 연구
라) NZV 설계 플로우 개발에 따른 NZV-standard cell library 개발 마) NZV-standard cell library을 이용한
벤치마크 회로 설계 및 SPICE 시뮬레이션을 통해 개발된 Cell library의 성능 검증 바) NZV-Standard cell library와 프로세서
아키텍처 자동 합성 플로우 개발 사) Process variation 이슈를 극복하기 위해
Adaptive voltage scaling (AVS)를 개발하고 μ-grain 아키텍처의 μ-grain 모듈 별 전압 컨트롤 기술에 접목하여 μ-grain AVS 개발
2) NZV SRAM 개발
가) 초저전압 구동을 위한 SRAM bitcell 및 Array 구조, SRAM의 peripheral 회로 연구를 통해 NZV에서 동작하는 SRAM 개발
나) SRAM bitcell 구조 연구를 통해 leakage를 효과적으로 차단하여 안정된 동작 및 저전력 동작이 가능한 SRAM bitcell 구조 개발
다) NZV 동작에 적합한 array 구조 최적화 및 Array의 Bitline 구조에 따른 Column multiplexing 기법 및 Address decoding 기법 연구
라) Process variation에 의한 영향을 최소화하고 동작 마진을 높이기 위해 Bitcell의 바이어스 레벨을 Modulation 해주는 어시스트 기법을 연구하고 이를 위한 회로를 개발하여 NZV SRAM의 동작 안정성을 향상 마) 전압 여유가 제한된 NZV 동작에서 데이터를 안정적으로 Sensing 하고 Access time을 향상시키기 위한 Sense amplifier 구조 연구
<8T 방식의 SRAM bitcell 구조 예시>
나. 마이크로그레인 아키텍처 설계
1) 프로세서 코어 아키텍처를 미세 분할한 마이크로그레인 아키텍처 정의
가) 미세 분할 아키텍처에서 개별적 power gating이 가능한 최소 유닛 “μ-grain 유닛” 정의 나) 독립적인 전압 컨트롤이 가능하도록 독립 전압 도메인으로 묶여 있는“μ-grain 모듈”정의 ※ μ-grain 모듈은 μ-grain 유닛들의 집합 다) NZV 구동에 따른μ-grain 유닛별 딜레이·전력 특성 연구 ※ 초저전압 동작으로 인해 증가하는 딜레이 (딜레이
∝
)와 이에 따른 Leakage energy를 줄이기 위해 도입하는 μ-grain 유닛 별 Power gating 기술 최적화를 위한 연구 <미세분할 아키텍처 예시> 라) NZV 모듈의 Logic depth 와 Process variation 사이의 특성 연구※ 미세분할에 따라 Logic depth가 줄어들게 되므로 이에 따라 Process variation이 증가함.
마) 최적의 μ-grain 모듈 사이징을 위한 독립 Voltage regu;ation 분석연구
2) μ-grain 모듈의 독립적인 전압 & 전력 컨트롤 기술 개발
가) NZV 구동에 따른 Process variation 증가 문제와 누설 (Leakage) 전력 문제를 해결하기 위해 μ-grain 모듈을 이용하는 연구
나) 명령어를 수행하고 있지 않은 회로의 전력 공급을 차단함으로써 전력 절감 효과를 꾀하는 Power gating 기술을 μ-grain 유닛에 적용
sub-threshold 전압 동작과 낮은 logic depth으로 생기는 Process variation 부작용에 대한 대처 가능 라) μ-grain 모듈 단위로 전원이
필요할 때만 요구되는 전압으로 자동 scaling하는 μ-grain On-demand
voltage scaler 연구
※ 다양한 회로특성 및 전력소모변화를 <SC 방식의 Voltage scaler 예시>
가지는 digital μ-grain 및 memory block, analog block들의 voltage-delay, 메모리 Retention을 위한 Minimum voltage 특성분석, Analog회로의 Dynamic range를 만족하는 Minimum voltage level을 분석 필요
마) Inductor 없이 초소형 회로로 구동하는 Fine- resolution voltage scaler 회로 연구 (예: Switched capactor 방식의 Voltage scaler)
바) Zero loss On-demand DVS 회로 연구를 통해 μ-grain의 입력이 준비된 경우 등 필요할 때면 Switching regular를 구동하고 μ-grain의 처리가 완료되면 스스로 Shut-off 하는 회로 연구
3) 전체 에너지 (Dynamic 에너지 + Leakage 에너지) 감소를 위한 아키텍처 연구
가) 초저전압 구동으로 갈수록 Dynamic 에너지는 줄어드는 반면 Leakage 에너지는 증가하므로 기존의 Voltage scaling 기술에 의한 전체 에너지 감소 효과는 한계가 있음
나) Voltage scaling 기술의 한계를 극복하기 위해 동적으로 Pipeline stage를 조절하고 Stage별로 전압 레벨을 조절하여 전체 에너지의 최소화를 실현하는 신개념 Reconfigurable pipelining 원천기술 연구 ※ 파이프라인의 stage가 늘어날수록 증가하는 속도 덕분에 누설 에너지는 감소하는 반면 stage 증가로 인한 Flipflop들의 증가는 Dynamic 에너지 의 증가를 유발하므로 전체 에너지 는 파이프라인 Stage 수에 따른 볼록 (Convex)
함수 형태를 가지게 되고, min 을 만족 <Reconfigurable pipeline 예시>
하는 유일한 Optimal Pipeline Stage 수가 존재
다. 초저전력 NZPM 기술
1) NZPM은 NZV μ-grain 아키텍처에 특화된 초저전력 Dynamic power management (DPM) 기술로서 μ-grain power gating (PG) 기술, NZV 특성을 고려한 Adaptive voltage scaling (AVS) 기술, μ-grain 아키텍처를 위한 reconfigurable pipelining 알고리즘을 포함
2)μ-grain PG 기술 개발
가) μ-grain 단위의 PG를 위해 많은 수의 Footer/header 스위치들이 사용되며, 이로 인해 소비되는 에너지가 무시할 수 없는 수준이므로 PG 스위치들의 Capacitance와 Resistance를 조절함으로써 PG 실행 시 최소 전력을 소비하도록 하는 스위치 최적화
사이징 기술 연구
※ 스위치의 전력 손실을 Switching loss와 Conduction loss로 모델링하여 전체 손실을 스위치의 Width에 관한 Convex 함수로 표현 가능하며, 모델링한 함수 내 Width sizing를 통해 PG 스위치 최적화 연구 수행
나) μ-grain 모듈별 PG 최적화를 위해 각 모듈별 특성 분석에 따른 모듈별 PG의 Break-even time (BET)를 연구
※ PG의 BET는 스위치의 사이즈와 Driving 로직에 따라 달라짐 다) 필요시 PG 스위치 최적화 연구에 서 스위치의 전력 소모를 최소하 면서 BET를 최소화하는 Joint optimization에 관한 연구 수행 <PG 스위치들의 최적화 사이징 예시> 3) 온도효과역전 현상(Temperature effect inversion, TEI)을 이용한 AVS 연구
가) 회로를 NZV로 구동 시 온도가 올라감에 따라 딜레이가 줄어드는 현상 (Temperature effect inversion)을 이용하여 프로세서의 전력을 줄이는 알고리즘 연구
※ NZV 동작 회로는 온도가 올라가게 되면 딜레이가 줄어들게 되므로, 프로세서 chip의 온도가 올라가게 되면 Voltage scaling (down)을 하더라도 회로의 속도에 변함이 없게 됨. 이를 이용하여 프로세서 코어의 성능은 유지하면서 Voltage scaling을 통한 전력 소모 감소 효과를 꾀할 수 있음
나) Voltage scaling을 수행하기 위한 최적화된 온도 포인트를 찾아내고 그 온도를 유지할 수 있는 TEI 알고리즘 연구
다) μ-grain 모듈의 AVS와 융합하여 TEI 알고리즘에 따라 Voltage scaling을 수행하는 Closed-Loop feedback 형식의 AVS (TEI-Aware AVS)를 연구
라) TEI-Aware AVS 성공시 세계 유일의 온도·딜레이 역전현상을 이용한 dynamic power management (DPM) 원천 기술
제 2 절 기술개발 내용 및 방법
1. 최종 목표 및 평가 방법
가. 최종 목표
NZV 회로기술과 μ-grain 아키텍처 기술, NZPM 기술을 기반으로 전력 소모량을 혁신적 으로 감소시킬 수 있는 초저전력 프로세서 아키텍처 설계를 위한 원천기술 개발 그림 12. 최종 연구 목표나. 주요 목표 확보 기술
구 분 주 요 확 보 기 술
Near-Zero-Voltage 회로 설계
▪ NZV 동작 Logic gate 설계를 위한 CAD 플로우
- Low noise margin, low , high process variation 문제를
극복하기 위한 Gate 디자인 플로우
▪ NZV logic family 구성을 통한 NZV standard cell library ▪ 마이크로그레인 아키텍처와 NZV 융합 기술
- 마이크로그레인 분할에 따른 Low logic depth (LD) 에 따른 process variation 문제를 해결하기 위한 기술
- NZV standard cell library와 프로세서 아키텍처의 합성을 위한 디자인 플로우
▪ 초저전압 구동시 동작 안정성이 확보된 새로운 구조의NZV-SRAM 회로 - NZV에서 동작하는 SRAM bitcell array와 peripheral 회로로
이루어진 NZV용 SRAM 회로 마이크로그레인 프로세서 코어 아키텍처 설계 ▪ 미세분할 프로세서 코어 아키텍처 설계 기술 - 프로세서 코어의 성능과 전력 소모량 및 Subthreshold 전압 동작의 process variation 문제를 고려한 최소 사이즈 마이크로그레인 분할
- Fine-grain power gating을 위한 마이크로그레인 유닛 설계 기술 - 독립적인 전압 도메인을 갖고 독립 전압 컨트롤이 가능한 마이크로그레인 모듈 설계 ▪ 마이크로그레인 유닛 별 전압 컨트롤을 위한 On-demand voltage scaler (VS) ▪ 동적 (dynamic) 전력과 누설 (leakage) 전력의 정도에 따른 최적화 파이프라인 아키텍처 설계 기술 - 아키텍처의 특성에 따라 전체 전력 소모를 최소화시키는 파이프라인 설계 - 재구성이 가능한 (Reconfigurable) 파이프라인 아키텍처
▪ 마이크로그레인 유닛별 Power gating (PG)과 모듈별 Adaptive voltage scaling (AVS)을 지원하기 위한 아키텍처 설계 기술
NZPM
(Near-Zero-Voltage power management)
▪ 마이크로그레인 유닛 별 최적화된 μ-grain PG 기술 - PG 스위치들의 최소 전력 소비를 위한 최적화 설계 기술
▪ NZV 구동에 따른 process variation을 억제하기 위한 μ-grain 모 듈 별 Closed- loop 방식의 μ-grain AVS 기술
▪ TEI-Aware AVS 연구 결과
- Temperature effect inversion 분석 결과
- TEI 현상을 이용한 TEI-awae AVS Low-Power design 알고리즘 - TEI-aware AVS 성능 결과
▪ Reconfigurable pipelining 연구 결과
- Pipeline stage 최적화를 통해 프로세서 전력 감소를 실현하기 위한 Reconfigurable pipelining 알고리즘 개발
다. 개발기술의 평가방법 및 평가항목
1) 정성적 세부목표 가) NZV (Near-Zero-Voltage) 동작 회로 기술 나) 프로세서 코어를 미세 분할한 마이크로그레인 아키텍처 설계 다) 초저전력을 위한 NZPM 기술 라) NZV, 마이크로그레인 및 NZPM을 통합한 프로세서 코어 설계 기술 2) 정량적 목표 항목 (최종년도) 평가항목 (주요성능 Spec) 단위 세계최고수준 (영국/ARM) 국내기술수준 (ETRI) 기술 개발 목표치 2015 2018 2015 2018 1 동작 전압 V 1.15① 0.70 1.20① 0.35② 0.352 마이크로그레인 아키텍처 미세분할 단위 ③ Core④ Core④ Core μ-grainmodule⑤ μ-grainmodule
3 소비 전력 절감 비율 1.0⑥ 0.25⑥ 1.0 0.02 1/50⑦
4 NZV μ-grain회로 규모 gates# of - - - ≥ 10k ≥ 10k
① ARM은 Cortex-M4 Processor 대상, ETRI는 Aldebaran processor 대상 ② 동작환경에 따라 0.35V 이하 최소 0.1V까지 구동 가능
③ 독립적인 전압, 전력 컨트롤이 가능한 프로세서 아키텍처 내 최소 단위
④ 최신 ARM 프로세서는 코어 별 전압 도메인 분리 아키텍처 (per-Core DVFS) 를 응용 개발 ⑤ μ-grain 유닛별 power gating과 모듈별 독립적인 전압 컨트롤을 지원
⑥ ARM Cortex-M4는 STV 구동 프로세서를 위한 세 개 모드 (sleep, stop, standby) DPM (dynamic power management) 만 지원 ⑦ NZV, u-grain, NZPM 중 일부 적용시의 목표치이며, 모두 적용할 경우 최대 1/500 전력 감소 가능 3) 정량적 성과 목표 공통지표(필수제시) 자율지표(자율제시) 지표명 총사업연도 ‘16년도 지표명 총사업연 도 ‘16년도 SCI 논문 6 2 과학적 성과 표준화된 IF 상위 20% SCI 논문 1 1 특허 (건) 국내 출원 9 3 기술적 성과 특허활용률 1/2 -등록 국제표준특허 - -국제 출원 6 2 국제표준승인 표준기고서 - -등록 3극 특허 1 -기술이전(건) 1 0 경제적 성과 연구비 대비 기술료 수입(%) 12 0 기술료(억원) 1 0
2. 연차(단계) 연구 목표 및 내용
구 분 목 표 내 용 1차년도 (2016) ○ Sub-threshold 영역에서 안정적인 구동이 가능한 NZV 회로기술 개발 - Sub-threshold 전압 구동 시 트랜지스터들의 동작 특성 분석 - NZV에서 동작 가능한 Logic family 개발 - 프로세서 아키텍처와 합성이 가능한 NZV standard cell library 확보- NZV-SRAM 개발을 위해 초저전압 구동 SRAM bitcell 설계 - SRAM bitcell layout 토폴로지(topology) 연구
- NZV 회로 simulation를 통해 NZV 구동 회로의
온도-딜레이 역전 현상 (Temperature Effect Inversion, TEI) 현상 분석
○ 미세분할 마이크로그레인 (μ-grain) 프로세서 아키텍처 개발
- Retention voltage, analog dynamic range 분석 - Dynamic power와 leakage power를 최소화 하는 최적
Pipelining 연구
- On-demand voltage scaler 설계를 위한 각 μ-grain간의 Wake-up sequence 연구 및 Supply noise 회피 Power management 구조 연구
- Fine-grain Voltage Scaler 구조 개발
2차년도 (2017)
○ 초저전압 NZPM 기술 개발
- NZV 구동 footer/header 스위치 최적화와 Driving logic (μ-grain 유닛)의 BET 분석에 따른 NZV μ-grain 특화 Power Gating 기술 개발
- NZV 구동 μ-grain 모듈 간의 Process variation을 억제하기 위한 Closed-loop 방식의 Adaptive voltage scaling 기술 개발
- TEI 현상을 적용시킨 AVS (TEI-aware AVS) 알고리즘 및 컨트롤러 개발 - 최적화 pipelining을 동적으로 실행하기 위한 Reconfigurable pipelining 기술 연구 ○ 마이크로그레인 아키텍처 특화 AVS 및 Voltage scaler 개발 - μ-grain 유닛별 PG 컨트롤러 설계 및 μ-grain 모듈별 AVS 컨트롤러 설계
- Switched capacitor 기반의 High-resolution voltage regulator 회로 개발
- μ-grain의 동작 상태를 Detect하여 스스로 Shut-off하는 Zero loss 회로 설계
- μ-grain 모듈간의 Voltage scaler interface를 위한 Voltage level shifter (Sub-threshold SCL circuit 또는 differential circuit 구조 및 회로) 설계
○ NZV
마이크로그레인 아키텍처 적용 SRAM Cell 개발
- Bitcell에 최적화된 Bitline, wordline 및 driver 구조 설계 - NZV-SRAM에 최적화된 Wordline 디코딩 및 Column
멀티플렉싱 구조 설계
- NZV SRAM peripheral 회로를 위한 Assist 회로 및 Sense amplifier 회로 연구개발
가. 연차별 기술개발 로드맵
그림 13. 연차별 기술개발 로드맵 3차년도 (2018) ○ NZV 마이크로그레인 아키텍처 프로세서 코어 설계 - NZV 마이크로그레인 아키텍처 검증용 프로세서 코어 RTL 설계- μ-grain 아키텍처와 NZV Standard cell library의 합성 CAD 플로우 개발
- 합성된 아키텍처 내 NZV-SRAM과 On-demand voltage scaler를 적용한 마이크로그레인 아키텍처 코어 개발 ○ NZV 마이크로그레인 아키텍처 기술 검증 및 성능평가 - NZV 마이크로그레인 아키텍처 코어의 μ-grain 유닛 및 모듈별 특성에 맞게 NZPM 기술 튜닝 - 개별적인 NZPM 기술들의 동작 안정성 및 소비 전력 감소 효과 평가
※ NZPM 기술은 μ-grain AVS, μ-grain PG, TEI-aware AVS, Reconfigurable pipelining 기술
- 최종 NZV 마이크로그레인 아키텍처의 동작 안정성, 소비 전력 (dynamic & leakage), 평균 소비 에너지 및 성능 평가
나. 총괄 추진일정
연도 연구내용 1차년도(2016) 2차년도(2017) 3차년도(2018) 상반기 하반기 상반기 하반기 상반기 하반기 NZV 회로 기술 개발 Standard cell library 구성을 위한 schematic 개발 NZV-SRAM을 위한 bitcell 구조 연구 Gate layout 개발 및 NZV std. cell library 확보 NZV-SRAM bitcell 개발 NZV std. cell library 이용 Benchmark 회로 합성 및 시뮬레이션을 통한 검증 마이크로그레인 아키텍처 내 NZPM 컨트롤러, NZV-SRAM 및 Voltage Scaler 적용 마이크로그레인 아키텍처와 NZV-Standard Cell Library 합성 NZV-SRAM array 및 peri 개발 NZV-SRAM 1차 검증 마이크로그레인 프로세서 아키텍처 개발 μ-grain 단위의 전압컨트롤 알고리즘 연구 SC 방식의 VR 구조 연구 미세분할 컨트롤을 위한 기본 LDO 설계 Voltage scaler 기본구조 개발 μ-grain 모듈의 전체 아키텍처 확산 전체 아키텍처의 마이크로그레인 유닛 및 모듈 설계 Voltage scaler 1차 검증 모듈별 Voltage scaler 개발 NZPM 기술 개발 NZV cell library의 TEI 현상 분석 TEI-Aware AVS 알고리즘 개발 AVS 컨트롤러 개발 μ-grain 모듈별 TEI, variation 컨트롤러 개발 시뮬레이션을 통해 NZV 마이크로그레인 아키텍처의 소비전력, 동작안정성, 동작 속도 및 평균 에너지 측정, 평가 주요 Milestone 완성점에서의 수행결과물 1. 0.5V 동작 로직 회로 2. 초저전압 회로 특성 분석 결과 3. NZV-SRAM bitcell 회 로도 4. Voltage Scaler 회로 설계도 5. LDO 설계도1. Closed loop AVS 컨 트롤러 2. 마이크로그레인 PG 컨트롤러 3. TEI-Aware AVS 알고 리즘, 4. NZV-SRAM array 및 peripheral 회로 5. Voltage Scaler 회로 NZV 마이크로그레인 프로세서 코어 아키텍처 SCI 논문 2건 국제 특허 2건 국내 특허 3건 SCI 논문 2건 삼극특허 1건 국제 특허 2건 국내 특허 3건 SCI 논문 2건 국제 특허 2건 국내 특허 3건 기술 이전 1건
제 3 절 결과 및 향후 계획
1. 1차년도 연구개발 결과
가. 연차(단계)연구개발 추진 일정
1) 연구개발목표 최소 전압으로 동작하는 NZV 회로 개발 및 마이크로그레인 프로세서 아키텍처 설계 2) 연구개발 내용 가) NZV 동작 회로 기술 - Process technology 선정 작업 - NZV 동작 Logic Gate 설계 - Logic family 구성에 따른 NZV 회로 특성 분석 - NZV에서 동작하는 SRAM bitcell 개발 나) 마이크로그레인 (μ-grain) 프로세서 아키텍처- μ-grain 유닛, 모듈 별 voltage characteristics (voltage-delay 특성, retention voltage, analog dynamic range, wake-up sequence 및 Supply noise 회피 power management) 연구
- μ-grain 모듈별 독립 전압 컨트롤을 위한 Switched capacitor 방식의 Voltage Regulator (or Voltage Scaler) 연구
- 초소형 Low Drop-Out (LDO) 설계 3) 1차년도 추진일정 과제내용 추 진 일 정 활동 책임자 1 2 3 4 5 6 7 8 9 10 11 12 NZV 테크놀로지 결정 이재진 Logic gate 설계 배영환 NZV 회로 특성 분석 한규승 NZV-SRAM Top 설계 이석호 NZV-SRAM bitcell layout 설계 김상필 Voltage scaler 설계 이우주 Voltage Scaler layout 설계 이우주
4) 마일스톤 수행체계 마일스톤 번호 Milestone 명 수행기간 책임자 시작일 종료일 1 NZV 회로 기술 2016. 1. 1. 2016. 11. 31. 이재진 1.1 NZV logic family schematic 구성 2016. 1. 1. 2016. 4. 30. 배영환 1.2 NZV 특성 분석 2016. 4. 1. 2016. 6. 31. 한규승 2 마이크로그레인 아키텍처 설계 2016. 1. 1. 2016. 12. 31. 이재진 2.1 온칩 LDO 설계 2016. 1. 1. 2016. 3. 31. 이우주 2.2 SC 기반 Voltage scaler 설계 2016. 4. 1. 2016. 9. 31. 이우주 3 NZV-SRAM bitcell 설계 2016. 7. 1. 2016. 12. 31. 이재진 3.1 Bitcell schematic 설계 2016. 1. 1. 2016. 5. 31. 김상필 3.2 Bitcell layout 설계 2016. 6. 1. 2016. 12. 31. 이석호
나. 연차(단계)연구개발 추진 실적
1차년도 정량적 성과는 SCI 논문 3건(개제예정 1건, 리뷰중 2건), 학술진흥원등재후보지 1건 (개제), 국제 특허 2건 출원중(출원중인 삼극특허 1건 포함), 국내 특허 4건(3건 출원 완료, 1건 출원중)임. 1) NZV 회로 기술 가) NZV 회로 관련 논문 및 특허 실적- SCI 논문 3건: (Accepted) 이우주, 한규승, Y. Wang, T. Cui, S. Nazarian, and M. Pedram, “Temperature Effect Inversion Aware Dynamic Thermal Management for FinFET Circuits”, ACM Transactions on Design Automation of Electronic Systems
(투고) 김중헌, 이재진, 이우주, “Strategic Control of 60 GHz Millimeter-Wave High-Speed Wireless Links for Distributed Virtual Reality Platforms”, Hindawi Mobile Information Systems (투고) 최성림, 황재민, 화수황, 김아라, 이우주, 남병규 “A Low
Power Real Time Hidden Markov Model Accelerator for Gesture User Interface on Wearable Devices, IEIE Journal of Semiconductor Technology and Science
- 국내 특허 출원 2건: (출원완료) 이우주, 권영수, 변경진, 한진호, 엄낙웅, 초저전 압 디지털 회로 및 그것의 동작 방법, 2016-0087064
(출원완료) 이우주, 이재진, 이석호, 한규승, 김상필, 배영환, 온도역전현상을 이용한 저전력 회로 설계 기술
- 국제 특허 출원 1건: (출원대기중) 이우주, 권영수, 변경진, 한진호, 엄낙웅, ULTRA LOW VOLTAGE DIGITAL CIRCUIT AND OPERATION METHOD THEREOF, 미국
나) NZV 테크놀로지 결정
- 차세대 반도체 기술인 FinFET 공정 테스트: 10nm, 14nm, 16nm, 20nm 공정 대상 - TSMC 40nm CMOS Bulk 반도체 공정 테스트
- 초저전압 구동을 위한 Fujitsu DDC 55nm 공정 테스트 - 분석 결과
○ FinFET 공정은 ASU의 PTM (Predictive Technology Model) 사용: FinFET을 이용한 Cell Library 구축은 가능하나, 실제 검증을 위한 Chip proving이 불가능함. 본 과제를 통한 초저전압 회로 설계 기술이 차세대 반도체 기술에 적용이 가능한지 검증하기 위한 용도로 FinFET 기반의 초저전압 회로 특성을 분석하는데 사용 ○ TSMC 40nm 공정을 이용한 Cell Library 구축 및 테스트 진행. TSMC 40nm 공정은
Low power를 위해 기본 threshold 전압에 비해 높은 threshold 전압을 가지고 있 음. 이는 본 과제에서 목표로 하고 있는 threshold 전압에 가까운 (near- threshold) 혹은 더 낮은(sub-threshold) 전압 구동 시 Delay가 크게 증가한다는 단점이 있음. 덧붙여 Process Variation이 상당하므로 안정적인 초저전압 구동을 위해서는 로직 게이트의 Fan-in/out의 수를 3개 이하로 제한하여야 함. 따라서 최 종 합성 시, Area overead가 상당할 수 있음.
○ Fujitsu MIE의 DDC 55nm 공정은 초저전압 회로에서 발생할 수 있는 Random Dopant Fluctuation (RDF) 문제를 해결하기 위한 새로운 방식의 layer를 공정 내부에 삽입하 고 있음. Logic Gate를 테스트해본 결과 Process variation이 상당히 감소함을 검증. ○ FinFET 공정 및 TSMC 공정은 초저전압 회로 분석에 이용을 하되, 최종적으로는
Fujitsu MIE의 DDC 55nm 공정을 이용하여 Logic Family를 구축하는 것으로 결정 다) NZV 동작 Logic Gate 설계
- FinFET의 10nm, 14nm, 16nm, 20nm 공정을 이용한 다양한 Logic Gate 구축
그림 15. 55nm DDC 공정을 이용한 Logic Family 설계 예
○ Cadence Spectre 시뮬레이션 결과 생성한 Logic Gate들은 모두 안정적인 동작을 하였으며, Fujitsu DDC 공정의 특징(Body Biasing (BB) 효과가 다른 technology에 비해 큼)을 이용하여 BB를 적용한 결과, 회로의 속도가 상당히 증가함을 알 수 있 었음.
라) Logic family 구성에 따른 NZV 회로 특성 분석
- 초저전압 회로에서 온도 효과 역전(Temperature Effect Inversion, TEI) 현상 분석
(a) TSMC 40nm 기반 회로의 TEI 현상
(b) FinFET 10,14,16,20nm 기반 회로의 TEI 현상
그림 17. FinFET 및 Bulk CMOS 기반의 회로에서 일어나는 온도효과역전 현상
○ 초저전압으로 동작하는 CMOS 회로에서는 온도가 올라감에 따라 딜레이가 줄어드 는 현상이 발생. 이는 통상 알려진바와 정반대의 현상으로서, 기존의 (정상 전압 normianl voltage 구동) 회로들은 모두 온도가 올라감에 따라 딜레이가 증가하였 고, 이로 인해 칩 밴더들은 칩의 속도를 칩의 구동 온도 중 가장 높은 온도를 기 준으로 칩의 속도를 결정하였음. 하지만 초저전압으로 구동하는 회로의 경우 온도 와 딜레이의 현상이 뒤바뀌고, 가장 큰 딜레이(worst case corner)는 칩의 구동 온도 중 가장 낮은 온도에서 발생한다는 것을 발견함.
나아가 DDC 55nm 공정에서도 마찬가지의 온도효과역전현상(TEI)가 발생함을 발견 하였음.
○ TEI 현상이 일어나는 이유를 분석하기 위해 다음의 반도체 관련 모델링 공식 이용:
분석: 는 회로의 온도, 은 on-current, μ는 모빌러티(Mobility), 와
는 각각 gate-source 전압, threshold 전압, S는 Subthreshold swing, β는 velocity saturation factor 이다. 여기서 주목해야할 것은 μ, , S가모두 T
에 비례한다는 것이다. 온도가 올라감에 따라 μ, 는 작아지고, 반대로 S는 증가한다. 기존의 nominal 전압 회로는 온도에 따른 μ의 변화가 컸기에 온도가 올라감에 따라 이 작아지고 이로 인해 딜레이(τ∝ )가 증가했던 것과 달리, 초저전압 회로에서는 의 영향이 커지게 되고, 이로 인해 온도가 올라감에 따 라 이 증가, 딜레이가 감소하는 현상이 일어나게 된다.
○ TEI 현상을 이용한 세계 최초 저전력 Power Management (PM) 알고리즘 제안.
TEI-Aware PM의 기본 아이디어: 소비전력은 온도가 올라감에 따라 exponential하게 증가한다 (그림 18 참조). 만일 우리가 어떤 일정 온도에서 전압을 낮추어 회로를 동작시킨다면 온도가 올라갈수록 더 많은 전력을 절감할 수 있다. 우리의 목표는 회 로의 속도를 일정하게 유지함으로써 회로로 이루어진 칩 프로세서의 성능을 유지하 며, 최대한 낮은 전압을 사용함으로써 저전력 구동을 가능케 하는 것이다. 이를 위 해 우리가 주목한 것은 초저전압 회로의 worst case corner 딜레이가 가장 낮은 회 로 구동 온도에서 정해진다는 것이었다. 즉, 가장 낮은 온도에서 정해진 회로의 딜 레이를 온도가 올라감에 따라 전압을 낮추면서도 같은 딜레이로 유지할 수 있다면 회로의 성능을 유지하면서 많은 양의 소비전력 감소가 가능하다. TEI-Aware PM의 효과: 앞서 설명한 기본 아이디어와 같이 TEI-Aware PM은 칩 프로 세서의 성능을 유지하면서 전압을 낮출 수 있고, 이를 통해 상당량(시뮬레이션 결과 최대 40%)의 전력을 감소시킬 수 있다. 이를 통해 칩의 온도가 올라가는 속도를 늦 출 수 있고, 결과적으로 소비 에너지를 줄일 수 있는 효과도 발생한다. 그림 19는 이들을 보여주는 예이다. 그림 내 or→는 일정 온도에서 original 전압 (or )에서 낮은 전압( )로 낮출 수 있음을 의미한다. 그림 18. FinFET 20nm 기반 회로로 본 온도 증가에 따른 전력 증가 예
그림 19. TEI-Aware PM의 기본 아이디어. 20nm FinFET 기반의 FO4 인버터 체인 사용 시뮬레이션 결과 (a) 온도변화에 따라 낮출 수 있는 전압들 (0.75V기본값), (b) TEI-Aware PM를 사용했을 때의 칩 온도변화 vs. TEI-Aware PM을 사용하지 않았을 경 우의 칩 온도변화 (c) 전압 강하에 따른 전력 감소량 ○ 인터커넥트 딜레이를 고려한 TEI-Aware PM 알고리즘 제안. 인터커넥트 딜레이 특성 분석: 회로내 메탈로 이루어진 인터커넥트(interconnect 또 는 wire)는 회로의 딜레이를 유발하고, 칩의 사이즈가 커질수록 더 긴 인터커넥트가 필요하기에 인터커넥트 딜레이가 전체 딜레이에서 차지하는 비중이 더욱 커지게 된 다. 프로세서의 경우, 인터커넥트 딜레이가 차지하는 비중이 약 40%에 육박한다는 보고도 있다. 인터커넥트 딜레이는 TEI 현상이 일어나지 않고, 이전과 같이 온도가 올라갈수록 딜레이가 커지는 경향을 보인다 (아래 인터커넥트 딜레이 모델링 참조). 따라서 앞서 제안한 Gate 딜레이에 기반한 TEI-Aware PM은 인터커넥트 딜레이의 비 중이 큰 칩 프로세서에서 정상적인 작동이 안될 수도 있다. 버퍼 삽입 기술 제안: 본 과제에서 제안하는 방법은 인터커넥트에 버퍼를 삽입하는 Buffer Insertion 기술이다. 인터커넥트에 버퍼를 삽입함으로써 그 딜레이를 줄이는 방법은 전통적인 회로 설계 기술이다. 우리는 이에 더해, 더 많은 버퍼를 삽입함으 로써, TEI 현상을 따르는 Buffer의 특성을 이용하여 인터커넥트 딜레이가 강제적으 로 TEI 현상이 일어나도록 하거나, TEI 반대 현상이 일어나는 것을 방지한다. 그림 20은 Buffer insertion을 한 결과 인터커넥트 딜레이가 TEI 현상을 따른다는 것을 보여주는 예이다.
그림 20. 인터커넥트의 worst-case coner 딜레이를 최소화하기 위한 버퍼 삽입을 했을 경우 인터 커넥트 딜레이가 TEI 현상을 보여주는 예. FinFET 기반의 회로 내 인터커넥트 시뮬레이션 결과 인터커넥트 딜레이를 고려한 TEI-Aware PM 제안: 본 과제에서 제안하는 인터커넥트 딜레이를 고려한 TEI-Aware PM은 다음과 같다. 일정온도에서 전압을 낮추었을 경우 인 터커텍트 딜레이로부터 손실될 수 있는 딜레이를 계산하여, 그만큼의 딜레이를 보상할 수 있는 온도까지 기다린 후 전압 강하를 한다. 그림 21는 이를 보여주는 예이다.
TEI-Aware PM 알고리즘: 최종 TEI-Aware 알고리즘은 다음과 같다. 먼저 전압 컨트롤 을 위한 DC-DC 컨버터의 해상도(resolution)에 따라 전압을 컨트롤할 수 있는 레벨 을 정한 후, 각각의 레벨에 상응하는 온도값을 정한다. 칩 프로세서가 정해진 온도 에 다다르게 되면, 성능을 유지할 수 있는 가장 낮은 전압을 사용한다 (그림 22의 (a) 경우 참조). 만일 전압을 내리고 그에 따라 소비전력이 감소, 칩에서 발생하는 열이 줄어듬에 따라 칩 온도가 떨어지는 경우가 발생할 수 있다. 이 경우, 성능이 더 이상 유지되지 않을 수 있다. 이를 방지하기 위해, 전압 하강의 결과로 온도가 떨어지는 경우에는 원래 전압을 낮추려던 온도보다 더 높은 온도가 되길 기다린 후, 이후 전압을 떨어뜨리는 방법을 제안한다. 이후 전압을 내리고 칩의 온도가 떨어지 게 되면, 온도가 본래 전압을 낮추려던 온도에 도달하게 되었을 때, 다시 한단계 높 은 전압으로 전압 레벨을 올려준다. 이를 계속 반복하면서, 성능을 유지하고 소비전 력을 감소시키는 방법을 제안한다 (그림 22의 (b) 경우 참조). (a) 온도에 따라 성능을 유지할 수 있는 가장 낮은 전압을 사용하는 것이 최적 (b) 전압을 내렸을 경우, 온도 감소가 일어나는 경우에 대한 대처 방법 그림 22. TEI-Aware PM 알고리즘
TEI-Aware PM 알고리즘 결과: ISCAS85 벤치마크(Benchmark)의 대표적인 4종류 회로 (c432, c880, c1355, c3540)을 이용하여 시뮬레이션을 한 결과는 다음과 같다: 전압 컨트롤 해상도는 50mV로 정하였고, 외부 온도(ambient temperature)는 25℃로 세팅 하였다. 기본 전압이 0.75V였을 경우, 최대 36% (FinFET 14nm based c3540), 최소 12% (FinFET 14nm based c432) 소비전력 절감이 가능하였고 기본 전압이 0.55V였을 경우, 최대 28% (FinFET 14nm, 16nm, 20nm based c432)의 소비전력 절감이 가능하였 다. 자세한 시뮬레이션 결과는 다음의 표와 같다. Tech . (nm) 기본 전압이 0.75V인 경우 기본 전압이 0.55V인 경우 c432 c880 c1355 c3540 c432 c880 c1355 c3450 20 16.51% 0.7V, ** 18.61% 0.7V, 0.65V 32.28% 0.7V, *** 35.38% 0.7V, 0.65V 27.62% 0.5V, *** 23.22% 0.5V, ** 34.18% 0.5V, *** 33.85% 0.5V, * 16 21.94% 0.7V, 0.65V 27.57% 0.7V, 0.65V 33.54% 0.7V, *** 28.68% 0.7V, ** 27.33% 0.5V, *** 12..51% 0.5V, * N/A *** 20.76% 0.5V, * 14 12.36% 0.7V, 0.65V 20.64% 0.7V, 0.65V 33.09% 0.7V, *** 36.15% 0.7V, 0.65V 28.20% 0.5V, *** 8.27% 0.5V, *** N/A *** 17.43% 0.5V, *** 10 21.74% 0.7V, 0.65V 15.26% 0.7V, ** 33.86% 0.7V, *** 28.52% 0.7V, ** N/A **** N/A * N/A * N/A * 표 내 *마크의 의미는 다음과 같다: *전압 레벨을 두단계(0.1V)내리기 전 최고 동작 가능 온도 (125℃)에 도달하는 경우, ** TEI-Aware PM을 사용하지 않았을 경우 온도가 125℃에 도달해버리는 시간이 TEI-Aware PM을 사용했을 경우 두단계의 전압 레벨이 가능한 온도에 도달하는 시간보다 빨라서 비교가 불가능한 경우, *** 한단계 (0.05V)만 낮추었더니 온도 가 더 이상 상승하지 않은 경우, ****전압 강하를 하기도 전에 이미 온도가 멈춘 경우 마) NZV에서 동작하는 SRAM 비트셀(bitcell) 개발 - SRAM 비트셀 설계 이슈 ○ 비트셀에 저장된 데이터가 손실되지 않고 유지할 수 있는 DC 전압의 최 대 범위 를 나타내는 SNM (Static Noise Margin)은 비트셀의 안정성을 평가하기 위해 가장 많이 이용되는 방법이며, 비트셀 내부 크로스 커플드 인버터의 DC 전달 함수 곡선 을 그려서 나타낸다. SNM은 비트셀 동작에 따라 3 가지로 나 누어 나타낼 수 있으 며, 각각 데이터 저장 상태의 홀드 마진, 읽기 동작 시의 읽기 마진, 그리고 쓰기 동작 시의 쓰기 마진으로 나타낸다. 그리고 하프 셀렉트는 읽기 및 쓰기 동작 수 행 시 비트셀을 선택하는 과정에서 인가된 행 (행) 이나 열 (열) 신호를 공유하는 비트셀들이 의도치 않게 동작하는 것을 말한다. ○ 홀드 마진(hold margin)은 비트셀에 저장된 데이터가 잘 유지되는지 확인하기 위 한 척도이다 그림 23 (a)에 홀드 마진을 측정하기 위한 시뮬레이션 셋업 회로 그 림이 있다. 홀드 마진은 비트셀 내부에 있는 크로스 커플드 인버터의 DC 전달 함 수 곡선으로 표현한다. 이 때의 비트셀은 워드 라인 (word line, WL) 신호의 입력 을 받는 액세스 트랜지스터가 꺼져서 비트셀 내부의 크로스 커플드 인버터가 데이 터를 고정적으로 유지하고 있는 상태이다. 각 인버터 의 입력 노드에 전압원
(voltage source)을 두고 전압 레벨을 스윕하면 데이터 저장 노드인 'Q'와 'QB'에 대해 버터플라이 곡선 (butterfly curve)를 형성한다. 그림 24 (b)는 형성된 버터 플라이 곡선을 보여주고 있다. 곡선 내부 에 들어가는 최대 정사각형의 한 변의 길이를 SNM으로 정의하며, 이 값 이 홀드 마진이 된다. 저전압이 될수록 홀드 마 진은 감소하게 되는 특성이 있으며 비트셀의 데이터를 안정적으로 유지하기 위해 서는 이 홀드 마진을 확보해야 한다. (a) 홀드 마진 시뮬레이션 회로 (b) 홀드 마진 그래프 그림 23. 6T 기반의 SRAM Bitcell의 홀드 마진 ○ 읽기 마진 (read margin)은 비트셀이 읽기 동작 수행 시에 비트셀 내 부의 데이 터가 손실되지 않고 안정적으로 유지하는 정도를 나타낸다. 만일 비트셀의 읽기 마진이 작거나 노이즈에 취약할 경우 SRAM은 읽기 동작을 실패하고 비트셀은 저장 되어 있는 데이터를 보졲하지 못한다. 그림 24 (a)에 나타나 있듯이, 비트셀 내부 에 '0'을 저장하고 있는 노드가 비트라인5에서 유입되는 차지들에 의해 '1'로 뒤 집힐 수 있다. 또한, 읽기 마진에 대 한 그래프가 나타나있는 그림 24 (b)을 보면 동작 홖경이 저전압으로 내려갈수록 읽기 마진을 확보하기 어려워 읽기 동작을 실 패하게 된다. 읽기 마진을 확보하기 위해서는 액세스 트랜지스터의 RON 저항을 높 이거나 비트셀 내부의 풀-다운 (pull-down) 트랜지스터의 전류 구동 능력을 키워 주는 방법이 있다. (a) 비트셀의 읽기 동작 오류
(b) 읽기 마진 그래프 그림 24. 6T 기반의 SRAM Bitcell의 읽기 마진 ○ 쓰기 마진 (write margin)은 쓰기 동작 시에 비트셀이 저장하고 있는 데이터를 얼 마나 잘 뒤집어 주는지를 나타낸다. 비트셀의 쓰기 동작은 보 통 '0'을 쓰는 노드를 기준으로 값을 쓴다고 표현한다. 그림 2.5에 쓰기 마진이 작을 경우에 쓰기 동작을 실패하는 과정이 나타나 있다. 쓰기 동작의 실패는 라이트 드라이버 (write driver) 의 풀다운 트랜지스터와 비트셀 내부 의 풀업 트랜지스터가 서로 0과 1의 값을 주면 서 파이팅 (fighting)을 하게 되면서 발생한다. 이 때 비트셀 내부의 풀업 트랜지스 터의 전류 구동 능력 이 라이트 드라이버가 비트셀에 전달하는 힘보다 강하게 되면 데이터를 0 으로 쓰는데 실패하게 된다. 그림 2.6은 쓰기 마진의 그래프를 나타낸다. 홀드 마진, 읽기 마진처럼 생성된 그래프 내부에 들어가는 최대 크기 정사각형의 한 변의 길이를 쓰기 마진으로 정의한다. 쓰기 마진을 키우기 위해 서는 액세스 트랜지 스터의 RON 저항을 줄여서 라이트 드라이버가 비트셀 에 전달하는 힘을 키우는 방법 과 비트셀 내부의 풀업 트랜지스터의 전류 구동 능력을 감소시키는 방법이 있다. (a) 비트셀의 쓰기 동작 오류 (b) 쓰기 마진 그래프 그림 24. 6T 기반의 SRAM Bitcell의 쓰기 마진
○ 하프 셀렉트(half select)는 그림 25에 나타난 바와 같이 열이 선택되지 않았음 에도 행이 선택되었으므로 비트셀의 액세스 트랜지스터가 켜져서 비트셀의 내부에 저장되어 있는 데이터에 따라 읽기 동작과 같이 비트 라인의 차지 (charge)를 끌 어오는 현상이다. 하프 셀렉트가 발생한 비트셀은 읽기 동작을 수행하므로 읽기 동작 오류가 발생할 가능성이 있다. 그림 25. 하프 셀렉트의 발생 예제 - 초저전압 SRAM의 설계 이슈
○ 읽기 동작시 비트라인(bitline) 누설 전류: 문턱 전압(threshold voltage) 이하 영역에서 동작하는 SRAM은 읽기 동작 시, 누설 전류 에 의한 노이즈의 발생으로 제대로 동작을 하지 못할 수 있다. 비트라인을 프리 차지해놓으면 공급 전압 레벨 에 머물러 있어야 하는데 비트셀의 누설 전류로 인해 비트라인의 전압 레벨이 감 소한다. 이렇게 되면 '1'의 값을 읽어내야 할 경우 누설 전류에 의해 제대로 된 값을 읽어내지 못할 경우가 발생한다는 것을 의미한다. 정격 전압에서의 누설 전 류는 트랜지스터의 구동 전류에 비해 매우 작은 값이지만 문턱전압 이하 영역에서 의 누설 전류는 구동 전류와의 차이가 많이 줄어든다. 때문에 SRAM이 문턱 전압 이하 영역에서 동작하기 위해서는 누설 전류를 효과적으로 차단하는 설계가 필요 하다. ○ 쓰기 동작시의 PN파이팅: SRAM이 문턱 전압 이하 영역에서 동작하게 되면 공정 변이에 의해 PN 비율이 1보다 낮아질 수 있다. 공급 전압이 문턱 전압 이상일 때는 NMOS와 PMOS의 전류 비율이 1보다 크지만 문턱 전압 이하일 때는 1보다 작은 경우 가 발생한다. 이 경우, 비트셀에 0을 쓸 때 풀업 트랜지스터의 전류 구동 능력이 크기 때문에 데이터가 제대로 써지지 않을 가능성이 높다. 그러므로 문턱 전압 이 하 영역에서 안정적인 SRAM 비트셀을 설계하기 위해서는 공정 변이에 의한 NMOS와 PMOS의 전류 구동 능력이 달라질 수 있다는 점을 염두에 두어야 한다. 이를 해결하 기 위해서 제시할 수 있는 방법은 쓰기 동작을 할 때 비트셀 내부의 크로스 커플드 인버터의 풀업 패쓰 (path)를 끊어주는 것이다. 풀업 트랜지스터로부터 공급되는 전류를 차단함으로써 쓰기 동 작을 원활하게 하는 것이다. 또 다른 방법으로는 쓰 기 동작을 할 때 비트 셀의 공급 전압을 낮춰주는 것이다. 이는 풀업 트랜지스터의 전류 구동 능력을 약하게 함으로써 쓰기 동작을 원할하게 하는 방법이 된다.
