(11) 공개번호 10-2012-0066362 (43) 공개일자 2012년06월22일

(19) 대한민국특허청(KR) (12) 공개특허공보(A)

(11) 공개번호 10-2012-0066362 (43) 공개일자 2012년06월22일

H01L 29/78

H01L 21/336

(22) 출원일자 2010년12월14일 심사청구일자 2012년04월17일

기술이전 희망 : 기술양도, 실시권허여, 기술지 도

(71) 출원인

한국전자통신연구원

대전광역시 유성구 가정로 218 (가정동) (72) 발명자

임종원

대전광역시 유성구 배울2로 42, 대덕테크노밸리 504동 1101호 (관평동)

안호균

대전광역시 유성구 구즉로 25, 송강그린@ 303동 905호 (송강동)

(뒷면에 계속)

김기효, 박창선, 전철용, 조우제 전체 청구항 수 : 총 15 항

(54) 발명의 명칭 반도체 소자 및 이의 제조방법 (57) 요 약

본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 본 발명의 반도체 소자는 AlGaN/GaN 이종접합 구조를 가지는 기판 위에 소스 전극, 드레인 전극, 필드 플레이트 전극 및 게이트 전극을 형성하는데 있어서, 상기 게 이트 전극의 머리부 하단에 위치한 제2지지부 측면에 게이트 전극과 동일한 금속으로 이루어진 필드 플레이트 전극을 형성함으로써, 게이트 전극의 무너짐을 방지하고 반도체 소자의 고주파 및 고전압 특성을 향상시킨다.

대 표 도 - 도2

(72) 발명자 강동민

대전광역시 유성구 장대로71번길 34, - 105동 90 3호 (장대동, 장대푸르지오)

장우진

대전광역시 서구 청사로 65, 황실아파트 112동 1402호 (월평동)

김해천

대전광역시 유성구 어은로 57, 103동 603호 (어은 동, 한빛아파트)

남은수

대전광역시 서구 청사로 70, 106동 203호 ( 월평동, 누리아파트)

특허청구의 범위 청구항 1

기판;

상기 기판 상에 서로 이격되도록 형성되는 소스 전극 및 드레인 전극;

상기 기판, 상기 소스 전극 및 상기 드레인 전극 상에 형성되는 절연막;

상기 절연막 상에 형성되는 필드 플레이트 전극; 및

상기 필드 플레이트 전극과 접촉하도록 형성되는 게이트 전극을 포함하되, 상기 게이트 전극은,

상기 절연막이 건식 식각된 곳에 고정되는 제1지지부;

상기 제1지지부와 연결되며, 상기 필드 플레이트 전극과 접촉하도록 형성되는 제2지지부; 및 상기 제2지지부와 연결되도록 형성되는 머리부를 포함하며,

상기 제2지지부의 폭(W3)은 상기 제1지지부의 폭(W2)보다 큰 것을 특징으로 하는 반도체 소자.

청구항 2 제1항에 있어서,

상기 필드 플레이트 전극의 폭(W1)은 0.5~1.5㎛이며, 두께는 2500~3000Å인 것을 특징으로 하는 반도체 소자.

청구항 3 제1항에 있어서,

상기 제1지지부의 폭(W2)은 0.1~0.25㎛인 것을 특징으로 하는 반도체 소자.

청구항 4 제1항에 있어서,

상기 제2지지부의 폭(W3)은 0.6~0.7㎛인 것을 특징으로 하는 반도체 소자.

청구항 5 제1항에 있어서,

상기 제2지지부는 상기 필드 플레이트 전극의 측면 및 상면과 접촉하도록 형성되는 것을 특징으로 하는 반도 체 소자.

청구항 6 제1항에 있어서,

상기 절연막은 실리콘 질화물 또는 실리콘 산화물인 것을 특징으로 하는 반도체 소자.

청구항 7 제1항에 있어서,

상기 절연막의 두께는 500~800Å인 것을 특징으로 하는 반도체 소자.

청구항 8

a) 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계;

b) 상기 소스 전극 및 드레인 전극이 형성된 기판 상에 실리콘 산화물 또는 실리콘 질화물을 증착시켜 절연막

을 형성하는 단계;

c) 상기 절연막 상에 필드 플레이트 전극을 형성하는 단계; 및

d) 상기 절연막을 건식 식각하여 제1지지부의 외형을 형성하고 삼중층의 제1감광막으로 제2지지부 및 머리부 의 외형을 형성한 후 전자선으로 진공증착하여, 상기 제2지지부와 상기 필드 플레이트 전극이 접촉하도록 게 이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

청구항 9 제8항에 있어서, 상기 c) 단계는,

c-1) 상기 절연막 상에 단일층의 제2감광막을 도포하는 단계;

c-2) 형성될 필드 플레이트 전극의 폭만큼 상기 제2감광막을 제거하여 상기 절연막의 일부분을 노출시키는 단 계;

c-3) 상기 절연막이 노출된 일부분 및 제거되지 않은 제2감광막 위에 필드 플레이트 전극용 금속을 증착시키 는 단계; 및

c-4) 상기 제거되지 않은 제2감광막 및 그 위에 증착된 필드 플레이트 전극용 금속을 제거하는 단계를 포함하 는 것을 특징으로 하는 반도체 소자의 제조방법.

청구항 10 제8항에 있어서, 상기 d) 단계는,

d-1) 상기 필드 플레이트 전극이 형성된 상기 절연막 상에 단일층의 제3감광막을 도포하는 단계;

d-2) 상기 절연막 및 상기 필드 플레이트 전극의 일부분이 노출되도록 상기 제3감광막을 현상한 후 현상된 제 3감광막을 마스크로 이용해 상기 절연막을 식각하는 단계;

d-3) 식각되지 않은 제3감광막을 제거하여 제1지지부의 외형을 형성하는 단계;

d-4) 상기 제1지지부의 외형이 형성된 절연막 위에 상기 삼중층의 제1감광막을 도포하는 단계;

d-5) 상기 제1감광막의 일부분을 제거하여 상기 제1지지부와 연결되는 상기 제2지지부 및 머리부의 외형을 형 성하는 단계; 및

d-6) 상기 제1지지부, 상기 제2지지부 및 상기 머리부의 외형에 전자선으로 진공증착하고 제거되지 않은 제1 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

청구항 11 제10항에 있어서,

상기 제2지지부의 폭(W3)은 상기 제1지지부의 폭(W2)보다 크도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.

청구항 12 제10항에 있어서,

상기 d-2) 단계에서 노출되는 상기 필드 플레이트 전극의 폭(W4)은 0.15~0.2㎛인 것을 특징으로 하는 반도체 소자의 제조방법.

청구항 13 제10항에 있어서,

상기 d-2) 단계에서 노출되는 상기 절연막의 폭(W5)은 0.3~0.4㎛인 것을 특징으로 하는 반도체 소자의 제조방

법.

청구항 14 제10항에 있어서,

상기 d-5) 단계는 제1지지부의 외형이 기판에도 형성되도록 기판을 리세스 식각(recess etching)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

청구항 15 제8항에 있어서,

상기 d) 단계의 건식 식각은 반응성 이온 식각(Reactive Ion Etching)을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

명 세 서 기 술 분 야

본 발명은 고전압 및 고출력 특성을 나타낼 수 있는 반도체 소자(예를 들어, 질화물계 전계효과 트랜지스터) [0001]

및 이의 제조방법에 관한 것이다.

배 경 기 술

질화물계(GaN) 반도체 소자, 구체적으로 질화물계 전계효과 트랜지스터는 직접 전이형 반도체 소자이고 전자 [0002]

이동속도 (2×10⁷ cm/s)가 빠르고 파괴전계(3×10⁶ V/cm)가 높기 때문에 새로운 고주파 전자 소자로 주목을 받 고 있다. 또한, 질화물계 전계효과 트랜지스터는 AlGaN/GaN와 같은 이종접합구조(heterojunction structure) 가 가능하고 선택적으로 도핑할 수 있기 때문에 고속화를 위한 최적구조로 설계할 수 있다. 질화물계 전계 효 과 트랜지스터는 종래의 전계효과 트랜지스터에서 문제되었던 차단주파수(ft)와 항복전압(VBV) 간의 trade-off 관계를 크게 개선시켜 고전압 및 고주파 특성을 가지는 새로운 반도체 소자로 떠오르고 있다.

고전압 및 고주파 특성뿐만 아니라 전력밀도가 큰 질화물계 전계효과 트랜지스터(Field Effect Transistor:

[0003]

FET)를 사용하면 전력분배 합성회로 및 직류전압 변환회로와 같은 주변회로를 없애거나 간소화시킬 수 있기 때문에 전력 이용 효율이 대단히 높은 고출력 증폭기 모듈을 구성할 수 있다.

한편, 고속의 질화물계 전계효과 트랜지스터는 높은 변조 동작 및 게이트 저항을 감소시켜 잡음 특성을 개선 [0004]

하기 위해 단면적이 넓은 T형 게이트(T-gate)나 Y형 게이트(Y-gate) 또는 버섯형 게이트(mushroom-gate) 전극 이 필수적으로 사용되고 있다. 상기 T형, Y형, 및 버섯형 게이트 전극은 일반적으로 전자빔 리소그라피 방법 또는 포토리소그라피 방법을 통해 형성된다. 이 중에서 포토리소그라피 방법의 경우 게이트 전극의 선폭을 미 세하게 형성하기에는 해상력이 떨어지기 때문에 전자빔 리소그라피 방법이 더 많이 이용되고 있으며, 전자빔 리소그라피 방법에서는, 일반적으로 이중층 또는 삼중층의 감광막을 사용한다.

이와 같은 질화물계 전계효과 트랜지스터에 대해 도1을 참조하여 구체적으로 설명하면 다음과 같다.

[0005]

도1은 필드 플레이트 전극을 구비한 종래의 질화물계 전계효과 트랜지스터를 도시한 것으로, 종래의 질화물계 [0006]

전계효과 트랜지스터는 AlGaN/GaN 이종접합 에피웨이퍼(110) 위에 서로 이격 배치된 소스 전극(120) 및 드레 인 전극(130)과; 소스 전극(120)과 드레인 전극(130) 사이의 상기 에피 웨이퍼(110) 위에 형성되며, 콘택홀을 구비하고 있는 패시베이션층(140)과; 패시베이션층(140)에 형성된 콘택홀을 통해 에피 웨이퍼(110)와 접속하 고 있는 게이트 전극(150)과; 게이트 전극(150)과 접속하도록 패시베이션층(140) 위에 형성된 제1 필드플레이 트(field plate) 전극(160)과; 제1 필드플레이트 전극(160)과 이격하도록 패시베이션층(140) 위에 형성된 제2 필드플레이트 전극(170)을 형성하여 이루어진다.

그런데, 이러한 종래의 필드 플레이트 전극 구조는, 게이트 전극(150)을 형성하는 단계에서 제1 필드플레이트 [0007]

전극(160)도 같이 형성시키기 때문에 미세 패턴의 폭을 가지는 게이트 전극의 제작이 어려울 뿐만 아니라, 게 이트 전극과 필드플레이트 전극과의 연결에 문제점이 발생되며, 이로 인해 게이트 전극이 무너질 수 있는 문 제점이 발생할 수 있어 결과적으로 트랜지스터의 특성이 저하될 수 있다. 또한 제1 필드플레이트 전극(160)과 제2 필드플레이트 전극(170)과의 이격 거리의 조절이 필요하고, image reversal 공정으로 제1 필드플레이트

전극(160)과 제2 필드플레이트 전극(170)을 형성시키기 때문에 조절한 이격 거리가 변화할 수 있어 트랜지스 터의 성능에 문제점이 발생할 수 있다.

발명의 내용 해결하려는 과제

상기한 문제점을 해결하기 위해, 본 발명은 미세 패턴의 폭을 가지는 게이트 전극을 형성함과 동시에 필드 플 [0008]

레이트 전극을 이용하여 반도체 소자의 항복전압 및 고주파 특성을 향상시킬 수 있는 반도체 소자 및 이의 제 조 방법을 제공하고자 한다.

과제의 해결 수단

상기한 목적을 달성하기 위해 본 발명은, 기판; 상기 기판 상에 서로 이격되도록 형성되는 소스 전극 및 드레 [0009]

인 전극; 상기 기판, 상기 소스 전극 및 상기 드레인 전극 상에 형성되는 절연막; 상기 절연막 상에 형성되는 필드 플레이트 전극; 및 상기 필드 플레이트 전극과 접촉하도록 형성되는 게이트 전극을 포함하되, 상기 게이 트 전극은, 상기 절연막이 건식 식각된 곳에 고정되는 제1지지부; 상기 제1지지부와 연결되며, 상기 필드 플 레이트 전극과 접촉하도록 형성되는 제2지지부; 및 상기 제2지지부와 연결되도록 형성되는 머리부를 포함하며, 상기 제2지지부의 폭(W3)은 상기 제1지지부의 폭(W2)보다 큰 것을 특징으로 하는 반도체 소자를 제 공한다.

또한, 본 발명은 a) 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; b) 상기 소스 전극 및 드레인 전 [0010]

극이 형성된 기판 상에 실리콘 산화물 또는 실리콘 질화물을 증착시켜 절연막을 형성하는 단계; c) 상기 절연 막 상에 필드 플레이트 전극을 형성하는 단계; 및 d) 상기 절연막을 건식 식각하여 제1지지부의 외형을 형성 하고 삼중층의 제1감광막으로 제2지지부 및 머리부의 외형을 형성한 후 전자선으로 진공증착하여, 상기 제2지 지부와 상기 필드 플레이트 전극이 접촉하도록 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

여기서, 상기 필드 플레이트 전극을 형성하는 단계는, c-1) 상기 절연막 상에 단일층의 제2감광막을 도포하는 [0011]

단계; c-2) 형성될 필드 플레이트 전극의 폭만큼 상기 제2감광막을 제거하여 상기 절연막의 일부분을 노출시 키는 단계; c-3) 상기 절연막이 노출된 일부분 및 제거되지 않은 제2감광막 위에 필드 플레이트 전극용 금속 을 증착시키는 단계; 및 c-4) 상기 제거되지 않은 제2감광막 및 그 위에 증착된 필드 플레이트 전극용 금속을 제거하는 단계를 포함할 수 있다.

또한, 상기 게이트 전극을 형성하는 단계는, d-1) 상기 필드 플레이트 전극이 형성된 상기 절연막 상에 단일 [0012]

층의 제3감광막을 도포하는 단계; d-2) 상기 절연막 및 상기 필드 플레이트 전극의 일부분이 노출되도록 상기 제3감광막을 현상(develop)한 후 현상된 제3감광막을 마스크로 이용해 상기 절연막을 식각하는 단계; d-3) 식 각되지 않은 제3감광막을 제거하여 제1지지부의 외형을 형성하는 단계; d-4) 상기 제1지지부의 외형이 형성된 절연막 위에 상기 삼중층의 제1감광막을 도포하는 단계; d-5) 상기 제1감광막의 일부분을 제거하여 상기 제1 지지부와 연결되는 상기 제2지지부 및 머리부의 외형을 형성하는 단계; 및 d-6) 상기 제1지지부, 상기 제2지 지부 및 상기 머리부의 외형에 전자선으로 진공증착하고 제거되지 않은 제1감광막을 제거하는 단계를 포함할 수 있다.

발명의 효과

상술한 바와 같이 본 발명은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 절연막을 이용하여 게이트 전극 [0013]

의 안정성을 향상시킬 수 있으며, 건식 식각 방법으로 상기 실리콘 질화막 또는 실리콘 산화막을 식각하여 게 이트 전극의 제1지지부를 형성시킴에 따라 게이트 전극이 미세 패턴 폭을 가지도록 할 수 있다.

또한, 본 발명은 게이트 전극의 머리부 하부에 위치한 제2지지부의 측면에 필드 플레이트 전극을 가지는 구조 [0014]

를 이용하여, 게이트 전극의 무너짐을 방지할 수 있고 게이트 전극 하부 모서리에 집중되는 전계를 완화시키 므로써 항복전압을 증가시켜 반도체 소자의 고전압 특성을 향상시킬 수 있다.

도면의 간단한 설명

도1은 종래의 반도체 소자(전계효과 트랜지스터)를 도시한 단면도이다.

[0015]

도2는 본 발명의 반도체 소자를 도시한 단면도이다.

도3은 본 발명의 반도체 소자의 제조과정을 도시한 공정도이다.

도4는 본 발명의 반도체 소자의 필드 플레이트 전극 제조과정을 도시한 공정도이다.

도5는 본 발명의 반도체 소자의 게이트 전극 제조과정을 도시한 공정도이다.

발명을 실시하기 위한 구체적인 내용 이하, 본 발명을 상세히 설명한다.

[0016]

1. 반도체 소자 [0017]

본 발명의 반도체 소자는 특별히 한정되지 않으나, 트랜지스터일 수 있으며, 바람직하게는 질화물계 전계효과 [0018]

트랜지스터(Field Effect Transistor: FET) 이다. 이러한, 본 발명의 반도체 소자에 대해 도2를 참조하여 설 명하면 다음과 같다.

도2는 본 발명의 반도체 소자를 도시한 단면도로, 본 발명의 반도체 소자는 기판(200), 소스 전극(210), 드레 [0019]

인 전극(220), 절연막(230), 필드 플레이트 전극(240) 및 게이트 전극(250)을 포함한다.

기판(200)은 절연성을 가지고 있는 것이라면 특별히 한정되지 않고 사용할 수 있는데, 비제한적인 예로, 실리 [0020]

콘(Si), 실리콘 카바이드(SiC) 또는 사파이어 기판 위에 에피층을 성장시킨 것을 사용할 수 있다. 또한, 고저 항성을 가지거나 n형 또는 p형으로 도핑된 것을 사용할 수도 있다.

소스 전극(210) 및 드레인 전극(220)은 전자의 이동을 위해 기판(200) 상에 서로 이격되도록 형성된다. 이러 [0021]

한 소스 전극(210) 및 드레인 전극(220)으로는 도전성을 가지는 금속이라면 특별히 한정되지 않고 사용할 수 있는데, 비제한적인 예로, Ti/Al/Ni/Au를 적층한 후 급속 열처리하여 제조된 합금을 사용할 수 있다.

절연막(230)은 소스 전극(210) 및 드레인 전극(220)이 형성된 기판(200) 상에 형성되는 것으로, 게이트 전극 [0022]

(250)을 지지 및 보호하는 역할을 수행한다. 즉, 절연막(230)에는 후술되는 게이트 전극(250)의 제1지지부 (251)가 형성되어 게이트 전극(250)이 지지(고정)됨에 따라 게이트 전극(250)의 안전성을 확보할 수 있는 것 이다. 또한, 절연막(230)은 반도체 소자의 활성 영역을 보호하는 역할도 수행한다. 이러한 절연막(230)으로 사용 가능한 물질은 특별히 한정되지 않으나, 비제한적인 예로, 실리콘 산화물(예를 들어, SiO2) 또는 실리콘 질화물(예를 들어, Si3N4)을 사용할 수 있다. 여기서, 게이트 전극(250)의 제1지지부(251)는 절연막(230)을 건 식 식각하여 형성되는데, 절연막(230)이 실리콘 산화물 또는 실리콘 질화물로 이루어질 경우 미세 패턴 폭 (W2)을 가지는 제1지지부(251)를 형성시키는데 용이한 이점이 있다. 한편, 기판(200) 상에 형성되는 절연막 (230)의 두께는 특별히 한정되지 않으나, 게이트 전극(250)의 제1지지부(251)가 미세 패턴 폭(W2)을 가지면서 안정적으로 형성될 수 있도록 500~800Å 범위인 것이 바람직하다.

필드 플레이트 전극(240)은 절연막(230) 상에 형성되는 것으로, 게이트 전극(250)에 전계가 집중되는 것을 완 [0023]

화(분산)시키는 역할을 수행한다. 이러한 필드 플레이트 전극(240)은 Ni/Au로 구성될 수 있으며, 반도체 소자 의 항복전압을 고려할 때 게이트 전극(250)의 측면에서 드레인 전극(220) 방향으로 0.5~1.5㎛의 폭(W1) 및 500~3000Å 두께를 가지도록 형성되는 것이 바람직하다.

게이트 전극(250)은 필드 플레이트 전극(240)과 접촉하도록 형성되는 것으로, 본 발명의 게이트 전극(250)은 [0024]

제1지지부(251), 제2지지부(252) 및 머리부(253)를 포함한다.

제1지지부(251)는 게이트 전극(250)이 절연막(230)에 고정될 수 있도록 절연막(230)이 건식 식각된 곳에 형성 [0025]

된다. 이때, 절연막(230)은 0.1~0.25㎛ 범위의 미세 패턴 폭(W2)을 가지도록 식각되며, 식각된 곳에 제1지지 부(251)가 형성되기 때문에 본 발명의 게이트 전극(250) 또한 0.1~0.25㎛ 범위의 미세 패턴 폭(W2)을 가지게 된다. 이와 같이 본 발명은 절연막(230)에 고정되는 게이트 전극(250)의 제1지지부(251)가 0.1~0.25㎛ 범위의 미세 패턴의 폭(W2)을 가지도록 형성되기 때문에 차단주파수를 향상시킬 수 있고, 이로 인해 반도체 소자의 고주파 특성을 향상시킬 수 있다.

한편, 소스 전극(210)과 드레인 전극(220) 사이에 원하는 전류가 흐르도록 전류를 조절하기 위해 게이트 전극 [0026]

(250)의 제1지지부(251)는 기판(200)이 리세스 식각된 곳(R)까지 위치하도록 형성될 수 있는데, 이에 대해서

는 후술하기로 한다.

제2지지부(252)는 제1지지부(251)의 상단(T1)과 연결되며, 필드 플레이트 전극(240)과 접촉하도록 형성된다.

[0027]

이때, 제2지지부(252)는 제1지지부(251)의 폭(W2)보다 넓은 폭(W3)을 가지도록 형성되는데, 구체적으로는 0.6~0.7㎛ 범위의 폭(W3)으로 형성될 수 있다. 또한, 제2지지부(252)는 필드 플레이트 전극(240)과 접촉함에 있어 필드 플레이트 전극(240)의 측면(side) 또는, 측면(side)과 상면(top side)의 일부분 및 전부분에 접촉 하도록 형성될 수 있다. 이와 같이 본 발명은 게이트 전극(250)의 제2지지부(252)가 제1지지부(251)의 폭(W 2)보다 넓은 0.6~0.7㎛ 범위의 폭(W3)을 가지도록 형성되기 때문에 게이트 전극(250)의 전체적인 면적이 증가 하게 되어 게이트 전극(250)의 저항을 감소시킬 수 있다. 또한, 제2지지부(252)가 필드 플레이트 전극(240)의 측면 및 상면과 접촉하도록 형성됨에 따라 미세 패턴 폭(W2)을 가지도록 형성된 제1지지부(251)의 무너짐을 방지할 수 있으며, 제1지지부(251) 및 제2지지부(252)에 전계가 집중되는 것을 완화시킬 수 있다.

머리부(253)는 제2지지부(253)의 상단(T2)과 연결되도록 형성되며, 제2지지부(253)의 폭보다 넓은 폭을 가지 [0028]

도록 형성되는 것이 바람직하다.

상기에서 설명한 게이트 전극(250)의 제1지지부(251), 제2지지부(252) 및 머리부(253)는 일체를 이루며, [0029]

Ni/Au로 구성될 수 있다. 또한, 본 발명의 게이트 전극(250)은 그 형태가 특별히 한정되지 않으나, T형, Y형 및 버섯형 (mushroom) 중에서 선택될 수 있으며, 그 중에서도 T형 게이트 전극인 것이 바람직하다.

2. 반도체 소자의 제조방법 [0030]

본 발명은 반도체 소자(예를 들어, 전계효과 트랜지스터)의 제조방법을 제공하는데, 이에 대해서 도면을 참고 [0031]

하여 상세히 설명하면 다음과 같다.

도3은 본 발명의 반도체 소자 제조과정을 도시한 것으로, 본 발명의 반도체 소자를 제조하기 위해서는 먼저, [0032]

준비된 기판(200) 상에 서로 이격된 소스 전극(210) 및 드레인 전극(220)을 형성시킨다(도3의 a) 참조).

이때, 소스 전극(210) 및 드레인 전극(220)의 형성방법은 당업계에 공지된 기술이라면 특별히 한정되지 않는 다.

기판(200) 상에 소스 전극(210) 및 드레인 전극(220)이 형성되면 실리콘 산화물(예를 들어, SiO2) 또는 실리 [0033]

콘 질화물(예를 들어, Si3N4) 중 어느 하나 이상을 증착시켜 절연막(230)을 형성한다(도3의 b) 참조). 이때, 증착시키는 방법은 당업계에 공지된 기술이라면 특별히 한정되지 않으나 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터(Sputter) 등이 사용될 수 있다.

절연막(230)이 형성되면 제2감광막(E2)을 이용하여 절연막(230) 상에 필드 플레이트 전극(240)을 형성시키는 [0034]

데(도3의 c) 참조), 이에 대해서 도4를 참조하여 설명하면 다음과 같다.

도4는 본 발명에 따른 반도체 소자의 필드 플레이트 전극(240)의 제조과정을 도시한 것으로, 먼저, 절연막 [0035]

(230) 위에 단일층의 제2감광막(E2)을 도포한다(도4의 c-1) 참조). 도포되는 제2감광막(E2)은 형상 반전용 감 광막으로, 약 1.1~1.2㎛의 두께로 도포된다.

다음으로, 도포된 제2감광막(E2)에 대해 베이킹 공정을 실시한 후 형성될 필드 플레이트 전극(240)의 폭만큼 [0036]

제2감광막(E2)에 노광 공정을 실시한다. 구체적으로는 필드 플레이트 전극(240)의 폭이 0.5~1.5㎛ 범위로 형 성될 수 있도록 마스크를 이용하여 제2감광막(E2)에 노광 공정을 실시하는데, 이때, 노광 광원으로는 UV(I- line, 365 nm)가 사용될 수 있다. 이후 형상 반전 베이킹 공정, 전면 노광 및 현상공정을 통해 제2감광막(E 2)을 제거하여 절연막(230)의 일부분을 노출시킨다(도4의 c-2) 참조). 여기서, 형상 반전 베이킹 온도는 111~114℃, 바람직하게는 113℃이고 시간은 2~4분, 바람직하게는 3분이다.

이후, 절연막(230)이 노출된 일부분 및 제거되지 않은 제2감광막(E2) 상에 필드 플레이트 전극용 금속(M1, M2 [0037]

및 M3)을 증착시킨다(도4의 c-3) 참조). 이때, 필드 플레이트 전극용 금속(M1, M2 및 M3)을 증착시키는 방법 은 당업계에 공지된 방법이라면 특별히 한정되지 않으나 전자선 진공증착법이 사용될 수 있다. 또한, 필드 플 레이트 전극용 금속도 당업계에서 사용되는 것이라면 특별히 한정되지 않으나, Ni/Au로 구성된 것을 사용할 수 있다.

다음으로, 제거되지 않은 제2감광막(E2) 및 그 위에 증착된 필드 플레이트 전극용 금속(M1 및 M3)을 리프트- [0038]

오프 공정에 의해 제거함에 따라 필드 플레이트 전극(240)이 형성된다(도4의 c-4) 참조).

한편, 필드 플레이트 전극(240)이 형성되면 절연막(230)을 건식 식각하고 삼중층의 제1감광막(E1)으로 외형을 [0039]

형성한 후 전자선으로 진공증착하여 필드 플레이트 전극(240)과 접촉하는 게이트 전극(250)을 형성시킨다(도3 의 d) 참조), 구체적으로는 게이트 전극(250)의 제1지지부(251)의 외형을 먼저 형성시킨 후 제2지지부(252) 및 머리부(253)의 외형을 형성시키고, 형성된 외형에 진공증착 공정을 실시함으로써 게이트 전극(250)이 형성 되는 것으로, 이에 대해 도5를 참조하여 설명하면 다음과 같다.

도5는 본 발명에 따른 반도체 소자의 게이트 전극(250)의 제조과정을 도시한 것으로, 먼저, 게이트 전극(25 [0040]

0)의 제1지지부(251)의 외형을 형성시키기 위해 필드 플레이트 전극(240)이 형성된 절연막(230) 상에 단일층 제3감광막(E3)을 도포한다(도5의 d-1) 참조). 이때, 제3감광막(E3)으로 사용 가능한 물질은 특별히 한정되지 않으나 PMMA(Poly Methyl Methacrylate)가 사용될 수 있으며, 도포되는 두께는 약 4000~5000Å인 것이 바람직 하다.

다음으로, 베이킹 공정, 전자빔을 이용한 노광 공정 및 현상 공정으로 제3감광막(E3)을 제거하여 절연막(23 [0041]

0)이 식각될 부분만을 노출시킨다(도5의 d-2’) 참조). 이때, 필드 플레이트 전극(240) 또한 노출되도록 제3 감광막(E3)이 제거되며, 제3감광막(E3)을 제거함에 따라 노출되는 필드 플레이트 전극(240)의 폭(W4)은 0.15~0.2㎛ 범위일 수 있다. 또한, 절연막(230)이 노출되도록 제거되는 제3감광막(E3)은 0.3~0.4㎛의 폭(W5) 으로 제거될 수 있다. 이와 같이 필드 플레이트 전극(240)을 0.15~0.2㎛ 범위의 폭(W4)으로 노출시키고, 제3 감광막(E3)을 0.3~0.4㎛의 폭(W5)으로 제거할 경우 미세 패턴 폭(W2)을 가지는 제1지지부(251)를 형성시키는 데 유리한 이점이 있다.

이후, 제거되지 않은 감광막(E3) 및 필드 플레이트 전극(240)을 식각용 마스크로 이용하여 절연막(230)을 비 [0042]

등방적으로 식각한다(도5의 d-2”) 참조). 절연막(230)을 식각하는 방법은 특별히 한정되지 않으나, 패턴의 폭이 커지는 것을 방지할 수 있는 반응성 이온 식각(Reactive Ion Etching)을 포함한 건식 식각 방법을 사용 하는 것이 바람직하다.

여기서, 절연막(230)은 0.1~ 0.25㎛의 미세 패턴 폭(W2)을 가지도록 식각되는데, 이에 따라 게이트 전극(25 [0043]

0)의 제1지지부(251)는 0.1~ 0.25 ㎛의 미세 패턴 폭(W2)을 가지도록 형성된다. 한편, 식각되는 절연막(230) 이 기판(200) 상에 남아있지 않도록 과식각하는 것이 바람직하다.

다음으로, 식각되지 않고 남아있는 제3감광막(E3)을 제거하여 게이트 전극(250)의 제1지지부(251) 외형(A1)을 [0044]

형성한다(도5의 d-3) 참조). 이때, 제3감광막(E3)이 완전히 제거될 수 있도록 플라즈마 애싱(ashing) 공정을 추가적으로 실시할 수 있다.

이후, 게이트 전극(250)의 제2지지부(252) 및 머리부(253)의 외형을 형성시키기 위해 제1지지부(251)의 외형 [0045]

이 형성된 절연막(230) 상에 삼중층의 제1감광막(E1)을 도포한다(도5의 d-4). 삼중층의 제1감광막(E1) 중 맨 아래에 위치한 감광막(E11)은 게이트 전극(250)의 제2지지부(252)의 외형을 형성하기 위한 것으로, 제2지지부 (252)의 높이에 대응하는 두께를 가지며, 그 위의 감광막(E12)은 게이트 전극(250)의 머리부(253)를 형성하기 위한 것으로, 머리부(253)의 높이에 대응하는 두께로 가진다. 또한, 맨 위의 감광막(E13)은 리프트-오프 공정 을 용이하게 하기 위한 것으로서, 임의의 두께를 가진다. 구체적으로, 맨 아래의 감광막(E11)이 4500Å이고, 그 위의 감광막(E12)이 10000Å이며, 맨 위의 감광막(E13)이 1500Å 두께인 제1감광막(E1)을 사용할 수 있다.

또한, 제1감광막(E11) 중 맨 아래 및 맨 위의 제1감광막(E11 및 E13)은 PMMA인 것이 바람직하며, 중간의 제1 감광막(E12)은 co-polymer인 것이 바람직하다.

한편, 제1감광막(E1)이 도포되면, 베이킹, 전자빔 조사 및 현상 공정으로 제1감광막(E1)의 일부분을 제거하여 [0046]

게이트 전극(250)의 제1지지부(251)와 연결되는 제2지지부(252) 및 머리부(253)의 외형(A2 및 A3)을 형성한다 (도5의 d-5) 참조). 이때, 제2지지부(252)가 제1지지부(251)의 폭보다 넓은 폭을 가질 수 있도록 제1감광막 (E1) 중 맨 아래의 감광막(E11)은 제1지지부(251)의 폭(W2)보다 넓은 폭(W3)으로 제거된다. 구체적으로 제1감 광막(E1) 중 맨 아래의 제1감광막(E11)은 0.6~0.7 ㎛의 폭(W3)으로 제거될 수 있다.

이후, 제1지지부(251), 제2지지부(252) 및 머리부(253)의 외형에 게이트 전극용 금속을 전자선으로 진공증착 [0047]

하고(도5의 d-6’) 참조) 리프트-오프 공정을 실시하여 남아있는 제1감광막(E1)을 제거함에 따라 게이트 전극 (250)과 필드 플레이트 전극(240)이 접촉된 반도체 소자가 제조된다(도5의 d-6”) 참조).

한편, 게이트 전극용 금속을 진공증착시키기 전에 제1지지부(251)의 외형이 기판(200)에도 형성될 수 있도록 [0048]

유도결합플라즈마(Inductively Coupled Plasma)를 이용한 건식 식각 방법으로 기판(200)을 리세스 식각하는 과정을 추가적으로 수행할 수 있다. 여기서, 기판(200)의 리세스 식각에는 BCl3/Cl2로 이루어진 가스를 사용할

수 있다. 이와 같이 게이트 전극(250)의 제1지지부(251)가 기판(200)의 일부분(R)까지 삽입되도록 형성되면 소스 전극(210) 및 드레인 전극(220)에 원하는 전류가 흐르도록 할 수 있어 문턱전압을 조절할 수 있다.

부호의 설명 200 : 기판 [0049]

210 : 소스 전극 220 : 드레인 전극 230 : 절연막

240 : 필드 플레이트 전극 250 : 게이트 전극

도면 도면1

도면2

도면3

도면4

도면5