Near-Zero-Voltage Micro-Grain Architecture for Ultra-Low-Energy Processor

2017년 12월

17ZB1600

10

초저에너지 프로세서를 위한

NZV

마이크로그레인 아키텍처 기술

Near-Zero-Voltage Micro-Grain Architecture for

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제 1 장 서론

제 1 절 연구 목표

사물인터넷 (IoT) 시대가 도래하며, 세계 주요국가 및 글로벌 기업들은 차세대 IoT 디바이스 시장을 선점하기 위한 치열한 경쟁을 하고 있다. 시장 분석 업체들은 저전력 기술을 IoT 디바이스 시장의 최대 핵심 경쟁 기술로 지목하고 있으며, 저전력 기술 개발을 통한 IoT 디바이스들의 전력 사용량 또는 배터리 사용량 문제가 해결되었을 때 본격적인 IoT 시대가 열릴 것으로 예상하고 있다. 이에 본 연구는 기존의 저전력 기술을 뛰어넘는 초저전력 (Ultra-Low Power, ULP) 기술을 개발하는 것을 목표로 하여 궁극적으로 국내 IoT 디바이스 산업이 세계적인 경쟁력을 갖추는 것에 기여하고자 한다.

1. 필요성 및 중요성

가. 연구 과제의 필요성

1) 정책적 필요성 가) IoT 시대의 도래로 2020년경에는 IT융합 디바이스 시장의 상당부분이 웨어러블을 비롯한 IoT 디바이스들로 대체될 것으로 전망됨 나) 세계 주요국가 및 글로벌 기업을 중심으로 차세대 IoT 디바이스 시장 선점 경쟁이 치열한 가운데 국내 IoT 디바이스 산업의 선전을 위해선 IoT 디바이스용 초저전력 프로세서 개발이 필수 다) 미래창조과학부가 추진하는 K-ICT 9대 전략산업에 부응하여 디바이스 World-Best 기술 확보를 통한 차세대 IoT 디바이스 글로벌 시장 선도 그림 1. 초저에너지 프로세서 적용분야 개념도

2) 기술적 필요성 가) 나) 2020년까지 웨어러블, IoT 기기 등이 급속히 보급될 때, 전력 사용량 또는 배터리 사용량 문제는 기술적으로 반드시 해결해야 할 문제 다) 기존 프로세서 시장을 양분하고 있는 ARM과 Intel을 비롯한 중국, 인도등의 신흥 프로세서 개발 회사들은 저전력 프로세서 연구개발에 몰두 라) 차세대 IoT 디바이스 용 프로세서 시장 석권을 위해서는 저전력 기술을 뛰어넘는 초저전력 (Ultra-Low-Power) 프로세서 설계 기술 개발이 필수

나. 연구 과제의 중요성

본 과제에서는 전력 소모량을 혁신적으로 감소시킬 수 있는 초저전력 프로세서 아키텍처 설계 원천기술 개발을 목적으로 한다. 1) 초저에너지 프로세서 연구 개발은 SW-SoC 융합기술의 핵심요소인 저전력 SoC 설계 기술로서 이상적인 에너지 효율성 달성을 위한 기초원천 핵심기술 개발 가) SW-SoC 융합기술의 결정체인 프로세서 기술은 다양한 산업분야의 핵심기술로 응용되고 있으며, SW-SoC 융합기술 산업의 시장 확장 및 지속적인 발전을 위한 핵심기술임 나) 초저전력 회로 설계 기술은 SW-SoC 융합기술 핵심기술 확보를 위한 원천기술임 다) 초저에너지 프로세서를 위한 아키텍처 기술은 미래시장인 웨어러블 IoT의 기술혁신을 통한 저변화, 대중화 및 시장 확대를 가능하게 하는 기초·원천기술임 2) 국산 IoT용 초저에너지 프로세서 개발은 실감·지능·융합형 서비스 패러다임을 이끌어 갈 미래 디바이스 분야의 초석으로서 창조 경제 실현 가) 현재 ARM과 Intel이 독점하고 있는 세계 프로세서 시장에서 초저전력 프로세서 개발을 통해 국산 프로세서 기반 IoT 디바이스 프로세서 시장 선점 나) 국내 중소·중견 디바이스 기업에 초저전력 회로 설계 원천기술 전파와 IoT 디바이스 용 초저에너지 프로세서를 지원함으로써 국가 산업 발전에 기여 다) IoT 디바이스의 핵심요소인 전력 및 배터리 문제 해결을 위한 미래형 프로세서 아키텍처 혁신 기술 개발을 통해 ‘초연결 디지털 혁명의 선도국가 실현’에 이바지 3) 초저전력 프로세서 설계 기술 개발은 이론적 최저 전력 소모량에 도전하는 혁신 기술 개발로서 ETRI 본연의 임무에 부합 가) 현재 프로세서들의 Nominal 구동 전압 (약 1.125V)과 비교하여 이론적 최소 구동 전압 (약 36mV) 구동을 통해 최대 1/1000까지 소비 전력 감소 가능 나) 하지만 이론적 최소 구동 전압으로 구동하는 회로는 현실적으로 구현이 불가능하며, 동적 (Dynamic) 전력 소비량과 함께 초저전압 구동 회로의 누설 (leakage) 전력을 고려하면 이론적인 최대 전력 감소량은 1/1000 보다 줄어들게 됨 다) 본 과제는 구현 가능한 최소 전압 구동 회로 기술, 초저전력 아키텍처 설계 기술 및 Ultra-Low-Power-Management 기술 개발 계획을 제안하여 이론적 최저 전력 프로세서에 도전하는 초저전력 프로세서 개발을 목표로 함 라) 본 과제는 현재 국내외 학계 및 기업들이 개발하고 있는 저전력 프로세서 설계

기술의 한계를 뛰어넘는 혁신적인 초저전력 프로세서 설계 기술 개발 그림 2. 이론적으로 가능한 최대 소비 전력 감소

2. 연구 과제 목표

가. 최종 연구 목표

본 연구의 최종 목표는 Zero 전압에 가까운(Near-Zero-Voltage, NZV) 초저전압 동작 회로 기술과 미세 분할 유닛별 전압 컨트롤이 가능한 마이크로그레인(μ-grain) 아키텍처 기술, 초저전력 구동을 위한 전력관리기술(Power Management, PM)을 기반으로 전력 소모량을 혁신적으로 감소시킬 수 있는 초저전력 프로세서 아키텍처 설계를 위한 원천기술 개발이다.

1) 초저전압 (Ultra-Low Voltage, ULV) 동작 회로 기술 개발

라) 초저전압 동작 회로의 Process Variation 문제를 해결하기 위한 기술 개발 마) 초저전압 Standard Cell Library 확보

2) 마이크로그레인 아키텍처 개발

가) μ-grain 전압 컨트롤(Fine-grain Adaptive Voltage Scaling) 지원 아키텍처 개발 나) 초소형, 고효율 전압 스케일러(Voltage Scaler) 개발

3) 초저전력 프로세서를 위한 전력관리기술 개발

가) 초저전압 회로의 특성 분석을 통한 전력관리기술 개발 나) 초저전력 프로세서를 위한 신개념 전력관리기술 확보

그림 3. NZV 회로기술, μ-grain 아키텍처기술, 초저전력 PM기술을 통한 ULP 프로세서 실현

나. 1차년도 연구 목표

1년차 연구 목표는 초저전압 동작 회로의 특성을 분석하고, 이를 통한 초저전압 회로 설계 방법을 연구하는 것이다. 아울러 μ-grain 아키텍처를 위한 Voltage Scaler 개발을 진행한다.

1) 초저전압 동작 회로의 특성 분석 가) 초저전압 회로의 Logic Family 개발

나) 초저전압 구동을 위한 새로운 방식의 SRAM Bitcell 구조 개발

다) 다양한 반도체 테크놀로지(Semiconductor Technology node)를 이용한 초저전압 동작 회로 특성(variation, delay, power) 분석

2) 마이크로그레인 아키텍처 개발

가) Fine-grain AVS를 위한 Switched Capacitor (SC) 방식의 Voltage Scaler 연구 나) Voltage Scaler 회로 개발 검증

3) 온도 효과 역전(Temperature Effect Inversion, TEI) 현상을 이용한 전력관리기술 개발 가) 초저전압 회로의 TEI 효과 검증

나) TEI를 이용한 저전력 알고리즘 개발

다. 2차년도 연구 목표

2년차 연구 목표는 0.45V 전압으로 안정적인 구동이 가능한 NZV 회로기술을 개발하고 이를 통한 초경량 프로세서코어 아키텍처를 개발하는 것이다. 이를 위하여 초저전력 Per-Core 단위의 u-grain AVS(Adaptive Voltage Scaler)와 Boby Bias 기술개발을 진행한다.

1) NZV 동작회로 개발

가) Near-threshold voltage (0.45V)에서 동작 가능한 Logic family 개발 나) 프로세서 아키텍처와 합성이 가능한 NZV standard cell library 확보 다) 초경량 프로세서 코어 프로세서 RTL과 합성을 통해 동작 여부 검증 2) 초경량 프로세서 아키텍처 개발

가) IoT/웨어러블 디바이스에 맞는 초경량 프로세서 코어 아키텍처 설계 나) 코어 아키텍처 RTL 확보

다) 코어 별 Voltage Scaling을 위한 Switched capacitor 기반의 High-resolution voltage regulator 회로 개발

3) 초저전력 Power Management (PM) 개발

가) ZV 구동 μ-grain 모듈 간의 Process variation을 억제하기 위한 Closed-loop 방식의 Adaptive voltage scaling 기술 개발

나) NZV 벤치마크 회로 simulation를 통해 NZV 구동 회로의 온도-딜레이 역전 현상 (Temperature Effect Inversion, TEI) 현상 분석

제 2 절 연구 배경

본 과제는 회로 레벨의 초저전압 동작 회로 기술, 아키텍처 레벨의 저전력 프로세서 아키텍처 기술 및 시스템 레벨의 초저전압 전력관리 기술 개발에 이르는 Cross-layer 초저전력 설계 기술 개발을 통하여 이론적 최저 전력 소모량에 도전하는 신개념의 초저전력 프로세서 설계 기술 개발로서 궁극적으로 기술·산업적으로 뿐만 아니라 경제·사회 전반에 미칠 효과가 상당할 것으로 기대한다.

1. 연구 과제의 도전성 및 혁신성

가. 연구 과제의 도전성

1) 초저전압 동작 회로 기술은 IoT 디바이스의 유효 사용시간을 극대화할 수 있는 핵심원천기술이지만 기술적인 장벽이 높음 가) 국내는 학계를 중심으로 저전압 회로 연구가 되고 있으나 초저전압 Near- /Sub-threshold voltage 동작 회로는 기술적인 장벽으로 인해 개발된 사례가 없음

※ Sub-threshold 전압 구동 회로는 강인성 (Robustness) 문제, PVT (Process, Voltage and Temperature) variation 문제, Standard cell library의 부재 등 기술적 장벽 존재

나) 해외 글로벌 시스템 반도체 업체들도 기술적인 한계로 인해 아직까지 초저전압 동작 회로를 실용화하지 못함

그림 4. 업계 및 학계 기술 대비 본 과제의 목표 수준 비교

2) 마이크로그레인 단위의 전압 컨트롤을 지원하는 저전력 프로세서 아키텍처는 최신의 코어단위(Per-Core) 전압 컨트롤을 뛰어넘는 세계 최고 수준의 기술

가) 현재 최신의 프로세서만이 Per-Core DVFS(Dynamic Voltage and Frequency Scaling)을 지원하고 있음 ※ 주원인은 미세분할 유닛의 전압을 컨트롤 하기 위한 초미세 Voltage Scaler 설계 기술의 어려움 때문 나) 본 연구과제는 초미세 고효율 Voltage Scaler 개발을 통한 미세분할 DVFS를 목표로 함 3) 세계 최고 수준의 전력관리기술(NZPM) 개발에 도전 가) 글로벌 시스템 반도체 업체들은 전압 컨트롤에 기반한 DVFS 또는 Power gating 혹은 Clock gating과 같은 Dynamic Power Management (DPM) 기술을 상용 프로세서에 적용 나) 초저전압 회로의 특성 분석을 통한 세계 최초의 전력관리기술 개발을 목표로 함

나. 연구 과제의 혁신성

1) 본 과제에서는 초저전력 프로세서 개발 목표를 달성하기 위한 세계 최초의 혁신적인 기술들을 제안함으로써 기존의 프로세서 코어 설계 기술의 한계를 극복하고자 함 가) NZV 회로 기술 개발을 통해 기존 저전력 구동 회로 대비 1/150로 전력절감 효과 기대 나) 독창적인 미세분할 마이크로그레인 프로세서 아키텍처 기술 개발을 통해 기존의 core 단위의 아키텍처 기술을 혁신하여 50%의 소비전력을 절감하는 것을 목표로 함

다) NZPM 기술에서는 TEI-Aware AVS 및 fine-garin power gating 등의 세계 최초의 원천기술 개발을 통해 기존의 일반적인 DPM 기술 대비 소비전력을 40% 절감함 라) 개별적인 기술들을 통합하는 Cross-layer 최적화 기술을 통해 최종적으로 1/500의 소비전력절감을 기대함 그림 5. Cross-layer 최적화를 통한 혁신적인 전력절감기술 개발 2) 선행연구 대비 본 과제의 혁신성 기술 목적 선행연구 선행기술 주도 업체 및 학계 본 과제의 제안 연구 혁신성 Voltage Scaling Near-threshold Voltage (NTV) Operation 주요 국제 학회 (ISSCC, JSCC, DAC, VLSI) Sub-threshold Voltage Operation 선행기술 대비 초저전압 (ULV) 구동 회로 기술 Process Variation 억제 기술 A daptive Body Biasing (ABB) 기술, Adaptive Voltage Scaling (AVS) 기술 ABB: Purdue & Samsung AVS: AMD 와 퀄컴, 독일 대학들 μ-grain AVS 와 TEI-Aware AVS ULV 회로에 적합한 초정밀 AVS 기술, TEI-Aware AVS는 세계 유일의 혁신 기술 저전압 Cell Library 설계 Logic gate Pruning 기법, Transistor Width Sizing Intel, Samsung, 국제 학회 Transistor Length Sizing 기술 및 자동 Logic family 구성 NZV Logic Family 구성을 위한 자동화 플로우 개발

표 1. 선행연구와 본 과제의 혁신성 비교 Dynamic Voltage & Frequency Scaling Per-chip DV(F)S 또는 Per-core DV(F)S 대부분의 업계는 Per-Chip DVFS, 퀄컴 및 학계는 Per-Core DVFS 개발 μ-grain 단위의 미세분할 단위 전압 컨트롤 및 Voltage Scaler 개발 초정밀 Voltage Scaler와 미세분할 아키텍처를 통한 초정밀 전압 컨트롤 저전압 SRAM 개발 저전압 SRAM 구동을 위한 8T, 9T, 10T Bitcell 구조 MIT, Univ. of Michigan 초저전압에서 안정적인 NZV-SRAM 개발 기존의 저전압 SRAM은 NTV 구동에 중점 Power Gating (PG) 전체 코어 대상 PG 또는 일부 회로 PG Intel, ARM, 퀄컴 및 기타 AP 업체들 μ-grain PG 미세분할 단위의 초정밀 PG Low Power Pipelining 비동기 아키텍처를 이용한 전력감소 pipelining 기술 Univ. of Michigan 동기 아키텍처 내 최적화 Pipelining 알고리즘 개발 최초의 동기회로 초전력 pipelining

2. 연구 과제의 기대효과

가. 연구 과제의 기술·산업 기대효과

1) 기술적 기대효과

가) 초저에너지 기술은 프로세서 코어 아키텍처의 차세대 패러다임을 주도할 원천 기술 ※ 현재의 스마트폰이 소모하는 전력은 영상 및 음성인식, 고해상도 비디오 디코딩 시 2.0 ~

6.0Watt를 소모하는 수준으로서 AP (Application processor)에서 소모하는 전력이 상당한 비율을 차지함 ※ 스마트폰 및 IT 기기가 소요하는 과다한 전력 또는 에너지는 배터리 사용시간을 수 시간으로 감소시키는 단점 외에 AP의 온도를 급격히 증가시켜 발열량을 증대하여 기기의 안전성을 저해하게 됨 ※ 고성능의 IT 융합기기가 대중화 되면서 개인당 5~6개 이상의 AP가 판매되고 있어 스마트폰의 전력 사용량은 국가적인 에너지 수급으로 볼 때 상당한 비율을 차지함 ※ 2020년까지 웨어러블, IoT 기기 등이 급속히 보급될 때, 전력 사용량 또는 배터리 사용량 문제는 기술적으로 반드시 해결해야 할 문제 ※ 본 제안과제는 일반적인 IT 융합 기기의 전력 소모량을 500분의 1로 감소하여 베터리 및 발열 문제를 근본적으로 해결할 수 있는 원천 기술 나) 전력 소모량 감소 기술은 IT 융합 기기 반도체에 공통 적용 가능한 기술 ※ NZV 기술은 초저전압으로 회로를 동작시키는 기술로서 저전압에서는 스위칭 전력 및 누설 전력이 기하급수적으로 감소되는 효과 ※ 저전압 구동을 위한 NZV 기술은 일반적인 IT 융합 기기 반도체에 공통 적용 가능 기술 ※ 본 과제를 통해 개발된 NZPM 기술은 기존의 Low Power Design에서 제시되었던

기술들을 능가하는 Ultra-Low Power Design을 가능케 하는 신기술로서 CMOS 뿐만 아니라 차세대 테크놀로지 (예: FinFET과 같은 Multi-gate transistor) 등에도 적용이 가능한 기술 2) 산업적 기대효과 가) IoT 기기의 전력/에너지 소모량을 획기적으로 줄일 수 있는 초저전력 기술을 개발함으로써 시장 확대를 가속할 수 있는 핵심 원천 기술 ※ IoT 기기의 시장 확대에 있어 가장 핵심적인 문제점은 전력/에너지 소모량이 어플리케이션 요구사항을 뒷받침해 주지 못하는 것으로, 일반적인 IoT 디바이스의 경우 1개월 ~ 1년 사이의 연속 사용시간을 요구 ※ IoT 기기의 유용성을 증대시키기 위해서는 배터리 사용시간 문제가 해결되어야 하며 본 제안 기술은 배터리 사용시간을 500배 연장할 수 있는 기술 ※ 배터리 사용 시간을 증대하기 위한 본 제안기술은 배터리가 존재하지 않는 무전원 IoT 기기에 응용할 수 있으며, 이 경우 solar cell 또는 Energy harvesting에 의하여 얻어진 소량의 에너지원으로 기기를 동작시킬 수 있음 ※ 초저전력 프로세서 기술을 통해 프로세서

코어의 전력 예산)을 획기적으로 줄임으로써 더 많은 센서 회로, 통신 회로 등을 단일 Chip에 집적시킬 수 있는 기회 제공

나. 연구 과제의 경제·사회 기대효과

1) 경제적 기대효과 2) 사회문제해결 기대효과 가) IoT 시대의 혜택을 사회 구성원 모두가 평등하게 누릴 수 있도록 IoT 디바이스의 대중화를 통한 편리하고 안전한 사회 구현 나) IoT 디바이스 진입 장벽을 낮춰 다양한 중소기업 및 벤처 회사들의 탄생 도모함으로써 대기업과 중소기업 간 양극화 문제 해결 다) 웨어러블 및 body 센서들의 시장 확산으로 사전 예방적 건강관리활동을 촉진하여 고령 인구의 삶의 질 향상 그림 6. 초저전력 프로세서 기술 확보를 통한 IoT 디바이스 시장 선도

제 2 장 본론

제 1 절 현황 및 접근 방법

본 절에서는 초저전력 프로세서 연구개발에 관한 국내·외 기술 동향 및 수준을 검토하고, 본 연구 과제가 이를 위해 제안하는 차별적 핵심 요소 및 접근 방법에 관한 자세한 서술을 한다.

1. 국내·외 기술 개발 현황

가. 국내 기술동향 및 수준

1) 국내의 스마트폰 또는 태블릿을 위한 AP(어플리케이션 프로세서) 시장은 일반적으로 Nominal Voltage 1.0V 이상에서 동작하는 SoC를 개발하고 있는 반면, 저전압 프로세서 SoC에 대한 연구는 학계를 중심으로 일부 이루어지고 있음

가) 국내 대기업은 스마트폰, 스마트 워치 또는 고성능 셋탑 박스에 장착하기 위한 GHz급의 ARM-based AP 개발하고 있음

나) IoT 디바이스를 위한 마이크로컨트롤러 코어는 ARM Cortex-M0 등을 응용하여 중견, 중소기업에서 개발하고 있음

2) 저전압 하에서 동작하는 SoC 개발은 양산성 확보 문제, process variation margin 문제, 신개념의 회로 개발을 위한 연구투자 문제 등이 있어 개발 지연

가) 국내 학계를 중심으로 performance monitor 등의 저전압 회로 연구가 진행되고 있으나 초저전압 구동을 위한 기술은 개발된 사례가 없음

나. 국외 기술동향 및 수준

1) 더 작고, 더 빠르며, 덜 전력을 소비하는 반도체 공정 기술 개발 가) Intel, 삼성, TSMC를 비롯한 반도체 공정 회사들은 미세 공정 기술 개발을 통해 고집적, 고성능, 저전력의 반도체 기술을 지속적으로 개발해오고 있음 나) 공정이 미세해질수록 더 작은 Nominal 전압을 사용할 수 있고 이로 인해 소모 전력은 줄어 듬 ※ 저전력에 무게를 둔 공정은 높은 threshold 전압을 사용하고 더 낮은 공급 전압을 사용 다) 공정에 따른 구동 전압보다 더 낮은 전압 (near-threshold 혹은 sub- threshold

전압)을 사용하면 더 많은 전력을 줄일 수 있으나, 기술상의 장벽이 존재 ※ 공정 개발 속도에 비해 빠르게 증가하는 저전력 회로의 필요성으로 인해 공정 기술 개발에 따른 저전력 회로 설계 기술 이상의 새로운 저전력 기술 도입 (초저전압 구동 기술)이 시급 그림 8. 반도체 공정 기술 발전에 따른 연도별 Nominal



_ 예측.

2) 저전력 설계 기술인 코어 별 voltage scaling (Per-Core DVFS) 기술은 현재 모바일 AP 시장을 중심으로 국내는 삼성, 국외는 Qualcomm, NVIDIA, Intel, ARM 등의 기업 연구소에서 활발하게 개발이 이뤄지고 있음

가) 기존의 Per-Chip DVFS는 각각의 코어를 개별적으로 dynamic voltage and frequency scaling (DVFS) 할 수 없었기에 DVFS가 가지는 저전력 기술의 장점을 충분히 활용할 수 없었음

나) Per-Core DVFS 실현을 위해서는 각각의 코어 별로 DC-DC converter가 필요하고 코어 간의 동기화를 위한 컨트롤 로직이 필요함.

다) Qualcomm의 Snapdragon™을 필두로 per-core DVFS 기술이 적용된 Application processor들이 현재 시장에 등장하고 있음

라) 하지만 per-core DVFS는 코어 내 process variation 에 대한 대처가 어렵고, 초저전압 voltage scaling을 위해서는 기존의 회로와 구별된 새로운 회로가 필요하므로 초저전압 프로세서 개발에 적용이 어려우며, 코어의 functional unit 별 컨트롤이 불가능하므로 fine-grain voltage scaling을 할 수가 없음

3) Process variation을 억제하면서 코어 별 특성에 맞는 voltage scaling을 위해 adaptive voltage scaling (AVS) 기술이 등장

가) Per-core DVFS가 전력 감소를 목적으로 한 기술인 반면, AVS는 chip 내 process variation을 억제하고 컨트롤하기 위한 목적으로 연구 됨

나) Open-loop 방식의 AVS가 적용된 AP는 이미 시장에 등장

다) Closed-loop 방식의 AVS는 variation 컨트롤 뿐만 아니라 정밀한 voltage scaling을 통해 전력 감소의 목적으로도 활용이 가능

※ AMD는 2015년 ISSCC에 자사의 새로운 chip에 코어 별로 closed-loop 방식의 AVS가 쓰일 것이고 이를 통해 전력 감소 효과가 상당할 것으로 시사

라) 현재 연구되고 있는 per-core DVFS나 closed-loop AVS는 코어 단위로만 Voltage scaling을 하므로 이는 본 과제에서 타겟으로 하고 있는 마이크로그레인 단위의 voltage control과 비교할 때 coarse-grained 기술임

그림 9. Per-core DVFS에서 DC-DC converter 오버헤드를 감소시키기 위한 기술 사례

그림 10. AVS의 기술 개념도 및 AMD의 AVS 기술 적용 사례

4) 초저전압 회로 구동을 위한 연구는 현재 학계에서 활발히 논의 중

가) 현재 미국 내 DARPA 프로젝트는 관련 기업·학계와 연계하여 Near-threshold voltage (NTV) operation이 가능한 프로세서 개발을 하고 있음

※ NTV는 본 과제에서 목표로 하고 있는 NZV에 따른 sub-threshold voltage operation에 비해 높은 전압을 사용하기에 개발이 용이한 대신 초저전압으로 얻는 전력 감소 효과가 부족함 나) IoT 시대의 도래로 웨어러블 디바이스를 비롯한 각종 IoT 디바이스에 초저전력

프로세스 탑재가 필수적일 것으로 예측됨에 따라 국제 저명 학술지에 초저전력 (Ultra-Low-Power) 프로세스에 관한 논문들이 활발히 발표되고 있음

※ 학계는 sub-threshold에서 동작하는 Ultra-Low-Voltage (ULV) 회로 개발이 ULP 프로세서 실현의 핵심 기술로 예측하여, ULV 회로에 관한 연구를 진행

※ ULV 동작으로 인한 process variation 문제를 해결하고자 Adaptive body biasing (ABB) 기술이 제안됨

※ Logic Cell Pruning을 통한 ULV standard cell library를 구성하는 기술이 제안됨 ※ ULV 회로에 Adaptive voltage scaling (AVS) 적용 가능성이 제시됨

※ 기존의 ULV 아키텍처 내 몇몇 function 유닛에 power gating 적용 사례 발표 ※ Logic depth를 최적화하는 기술이 제안됨

다) 학계에서 제시된 방법들은 실제 구현 시 컨트롤 로직으로 인한 오버헤드가 증가하고 (예: ABB), 테크놀로지 노드에 따라 적용 여부가 달라지며 (예: logic cell pruning), 세밀한 아키텍처 레벨 컨트롤을 고려하지 않는 (예: 시스템 레벨 AVS, PG) 등의 한계가 존재 그림 11. 공급 전압

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_ 에 따른 전력 소모, 성능, 에너지 그래프

다. 국내․외 표준화 현황(또는 향후 기술 발전 추세)

1) 회로 기술 및 프로세서 아키텍처 관련해서는 표준화 관련 해당 사항 없음 2) 초저전력 프로세서 개발은 글로벌 기업 및 국제 학계를 통해 차세대 IoT 디바이스 핵심 기술 개발 사업의 일환으로 활발히 추진되고 있음 가) CES 2015 및 Gartner 등 시장 분석 업체는, 현재의 스마트폰, 태블릿 PC 등 개인용 컴퓨팅을 제공하는 기기들 대부분이 웨어러블 컴퓨팅 기기로 대체될 것으로 전망 나) 웨어러블/IoT 디바이스를 개발하는 다수의 기업이 1주에서 1달 이상의 연속 사용이 가능한 전력소모량 최적화 기술을 요구하고 있음

다) IoT 디바이스의 기술요소는 센서 입력 및 처리, 디바이스 간의 연결 기술인 반면, 이러한 기능을 뒷받침하는 핵심 기술은 배터리 사용량 최소화 기술임 라) IoT 디바이스가 요구하는 배터리 소모량을 만족하면서도 요구 성능을 유지하기 위해서는 기존의 프로세서 아키텍처에 적용 가능한 초저에너지 아키텍처 원천 기술 확보 필요

2. 핵심요소 및 접근방법

본 연구과제는 독창적인 초저전압 NZV 동작 회로, 마이크로그레인 아키텍처, 초저전력 NZPM 기술을 개발하고, 이를 통합하는 Cross-layer 최적화 기술을 통해 초저전력 프로세서를 실현하려 한다.

가. 초저전압 NZV 동작 회로

1) NZV standard cell library 개발

가) NZV 회로 개발을 위해 Sub-threshold 전압 구동 회로의 특성 분석

※ 일반 CMOS 회로가 Sub-threshold 전압으로 구동하게 되면 On 전류와 Off 전류 사이의 차이 (

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_) 가 줄어들어 회로의 강인성이 떨어지고, 노이즈마진 (Noise margin)이 감소하며, Cell들 간의 Process variation이 증가함

나) NZV logic family 연구를 통해 NZV로 동작 가능한 Logic gate들 설계

※ NZV-Oriented 셀을 설계하기 위해서는 Pseudo-NMOS 방식의 설계는 불가능하며, Current contention을 바탕으로 한 FF는 사용할 수 없음

다) Logic gate의 Stacking을 최대한 줄이고, 타겟 테크놀로지의 특성을 분석하여 logic의 Driving output 수에 제한을 두며 트랜지스터 Channel의 Width를 Length보다 먼저 사이징하는 방법 연구

라) NZV 설계 플로우 개발에 따른 NZV-standard cell library 개발 마) NZV-standard cell library을 이용한

벤치마크 회로 설계 및 SPICE 시뮬레이션을 통해 개발된 Cell library의 성능 검증

바) NZV-Standard cell library와 프로세서 아키텍처 자동 합성 플로우 개발 사) Process variation 이슈를 극복하기 위해

Adaptive voltage scaling (AVS)를 개발하고 μ-grain 아키텍처의 μ-grain 모듈 별 전압 컨트롤 기술에 접목하여 μ-grain AVS 개발

<Library design flow 예시>

가) 초저전압 구동을 위한 SRAM bitcell 및 Array 구조, SRAM의 peripheral 회로 연구를 통해 NZV에서 동작하는 SRAM 개발

나) SRAM bitcell 구조 연구를 통해 leakage를 효과적으로 차단하여 안정된 동작 및 저전력 동작이 가능한 SRAM bitcell 구조 개발

다) NZV 동작에 적합한 array 구조 최적화 및 Array의 Bitline 구조에 따른 Column multiplexing 기법 및 Address decoding 기법 연구

라) Process variation에 의한 영향을 최소화하고 동작 마진을 높이기 위해 Bitcell의 바이어스 레벨을 Modulation 해주는 어시스트 기법을 연구하고 이를 위한 회로를 개발하여 NZV SRAM의 동작

안정성을 향상

마) 전압 여유가 제한된 NZV 동작에서 데이터를 안정적으로 Sensing 하고 Access time을 향상시키기 위한 Sense amplifier 구조 연구

<8T 방식의 SRAM bitcell 구조 예시>

나. 초경량 프로세서 아키텍처 설계

1) 프로세서 코어 아키텍처를 미세 분할한 마이크로그레인 아키텍처 정의

가) 미세 분할 아키텍처에서 개별적 power gating이 가능한 최소 유닛 “μ-grain 유닛” 정의 나) 독립적인 전압 컨트롤이 가능하도록 독립 전압 도메인으로 묶여 있는“μ-grain 모듈”정의 ※ μ-grain 모듈은 μ-grain 유닛들의 집합 다) NZV 구동에 따른μ-grain 유닛별 딜레이·전력 특성 연구 ※ 초저전압 동작으로 인해 증가하는 딜레이 (딜레이

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_)와 이에 따른 Leakage energy를 줄이기 위해 도입하는 μ-grain 유닛 별 Power gating 기술 최적화를 위한 연구 <미세분할 아키텍처 예시> 라) NZV 모듈의 Logic depth 와 Process variation 사이의 특성 연구

※ 미세분할에 따라 Logic depth가 줄어들게 되므로 이에 따라 Process variation이 증가함. 마) 최적의 μ-grain 모듈 사이징을 위한 독립 Voltage regulation 분석연구

2) μ-grain 모듈의 독립적인 전압 & 전력 컨트롤 기술 개발 가) NZV 구동에 따른 Process variation 증가 문제와 누설 (Leakage) 전력 문제를 해결하기 위해 μ-grain 모듈을 이용하는 연구 나) 명령어를 수행하고 있지 않은 회로의 전력 공급을 차단함으로써 전력 절감 효과를 꾀하는 Power

gating 기술을 μ-grain 유닛에 적용

다) μ-grain 모듈별로 전압의 레벨을 조절함으로써 (Adaptive voltage scaling, AVS) sub-threshold 전압 동작과 낮은 logic depth으로 생기는 Process variation 부작용에 대한 대처 가능

라) μ-grain 모듈 단위로 전원이 필요할 때만 요구되는 전압으로 자동 scaling하는 μ-grain On-demand voltage scaler 연구

※ 다양한 회로특성 및 전력소모변화를 <SC 방식의 Voltage scaler 예시>

가지는 digital μ-grain 및 memory block, analog block들의 voltage-delay, 메모리 Retention을 위한 Minimum voltage 특성분석, Analog회로의 Dynamic range를 만족하는 Minimum voltage level을 분석 필요

마) Inductor 없이 초소형 회로로 구동하는 Fine- resolution voltage scaler 회로 연구 (예: Switched capactor 방식의 Voltage scaler)

바) Zero loss On-demand DVS 회로 연구를 통해 μ-grain의 입력이 준비된 경우 등 필요할 때면 Switching regular를 구동하고 μ-grain의 처리가 완료되면 스스로 Shut-off 하는 회로 연구

3) 전체 에너지 (Dynamic 에너지 + Leakage 에너지) 감소를 위한 아키텍처 연구

가) 초저전압 구동으로 갈수록 Dynamic 에너지는 줄어드는 반면 Leakage 에너지는 증가하므로 기존의 Voltage scaling 기술에 의한 전체 에너지 감소 효과는 한계가 있음 나) Voltage scaling 기술의 한계를 극복하기 위해 동적으로 Pipeline stage를 조절하고

Stage별로 전압 레벨을 조절하여 전체 에너지의 최소화를 실현하는 신개념 Reconfigurable pipelining 원천기술 연구 ※ 파이프라인의 stage가 늘어날수록 증가하는 속도 덕분에 누설 에너지 는 감소하는 반면 stage 증가로 인한 Flipflop들의 증가는 Dynamic 에너지 의 증가를 유발하므로 전체 에너지  는 파이프라인

Stage 수에 따른 볼록 (Convex) 함수 형태를 가지게 되고, min 을 만족

<Reconfigurable pipeline 예시>

하는 유일한 Optimal Pipeline Stage 수가 존재

다. 초저전력 NZPM 기술

1) NZPM은 NZV μ-grain 아키텍처에 특화된 초저전력 Dynamic power management (DPM) 기술로서 μ-grain power gating (PG) 기술, NZV 특성을 고려한 Adaptive voltage scaling (AVS) 기술, μ-grain 아키텍처를 위한 reconfigurable pipelining 알고리즘을 포함

2)μ-grain PG 기술 개발

가) μ-grain 단위의 PG를 위해 많은 수의 Footer/header 스위치들이 사용되며, 이로 인해 소비되는 에너지가 무시할 수 없는 수준이므로 PG 스위치들의 Capacitance와 Resistance를 조절함으로써 PG 실행 시 최소 전력을 소비하도록 하는 스위치 최적화 사이징 기술 연구

※ 스위치의 전력 손실을 Switching loss와 Conduction loss로 모델링하여 전체 손실을 스위치의 Width에 관한 Convex 함수로 표현 가능하며, 모델링한 함수 내 Width sizing를 통해 PG 스위치 최적화 연구 수행

나) μ-grain 모듈별 PG 최적화를 위해 각 모듈별 특성 분석에 따른 모듈별 PG의 Break-even time (BET)를 연구

※ PG의 BET는 스위치의 사이즈와 Driving 로직에 따라 달라짐 다) 필요시 PG 스위치 최적화 연구에 서 스위치의 전력 소모를 최소하 면서 BET를 최소화하는 Joint optimization에 관한 연구 수행 <PG 스위치들의 최적화 사이징 예시>

3) 온도효과역전 현상(Temperature effect inversion, TEI)을 이용한 AVS 연구

가) 회로를 NZV로 구동 시 온도가 올라감에 따라 딜레이가 줄어드는 현상 (Temperature effect inversion)을 이용하여 프로세서의 전력을 줄이는 알고리즘 연구

※ NZV 동작 회로는 온도가 올라가게 되면 딜레이가 줄어들게 되므로, 프로세서 chip의 온도가 올라가게 되면 Voltage scaling (down)을 하더라도 회로의 속도에 변함이 없게 됨. 이를 이용하여 프로세서 코어의 성능은 유지하면서 Voltage scaling을 통한 전력 소모 감소 효과를 꾀할 수 있음

나) Voltage scaling을 수행하기 위한 최적화된 온도 포인트를 찾아내고 그 온도를 유지할 수 있는 TEI 알고리즘 연구

다) μ-grain 모듈의 AVS와 융합하여 TEI 알고리즘에 따라 Voltage scaling을 수행하는 Closed-Loop feedback 형식의 AVS (TEI-Aware AVS)를 연구

라) TEI-Aware AVS 성공시 세계 유일의 온도·딜레이 역전현상을 이용한 dynamic power management (DPM) 원천 기술

제 2 절 기술개발 내용 및 방법

1. 최종 목표 및 평가 방법

가. 최종 목표

NZV 회로기술과 μ-grain 아키텍처 기술, NZPM 기술을 기반으로 전력 소모량을 혁신적으로 감소시킬 수 있는 초저전력 프로세서 아키텍처 설계를 위한 원천기술 개발 그림 12. 최종 연구 목표

나. 주요 목표 확보 기술

구 분 주 요 확 보 기 술

Near-Zero-Voltage 회로 설계

▪ NZV 동작 Logic gate 설계를 위한 CAD 플로우

- Low noise margin, low , high process variation 문제를

극복하기 위한 Gate 디자인 플로우

▪ NZV logic family 구성을 통한 NZV standard cell library ▪ 마이크로그레인 아키텍처와 NZV 융합 기술

- 마이크로그레인 분할에 따른 Low logic depth (LD) 에 따른 process variation 문제를 해결하기 위한 기술

- NZV standard cell library와 프로세서 아키텍처의 합성을 위한 디자인 플로우

▪ 초저전압 구동 시 동작 안정성이 확보된 새로운 구조의 NZV-SRAM 회로

- NZV에서 동작하는 SRAM bitcell array와 peripheral 회로로 이루어진 NZV용 SRAM 회로 마이크로그레인 프로세서 코어 아키텍처 설계 ▪ 미세분할 프로세서 코어 아키텍처 설계 기술 - 프로세서 코어의 성능과 전력 소모량 및 Subthreshold 전압 동작의 process variation 문제를 고려한 최소 사이즈 마이크로그레인 분할 - Fine-grain power gating을 위한 마이크로그레인 유닛 설계 기술 - 독립적인 전압 도메인을 갖고 독립 전압 컨트롤이 가능한 마이크로그레인 모듈 설계 ▪ 마이크로그레인 유닛 별 전압 컨트롤을 위한 On-demand voltage scaler (VS) ▪ 동적 (dynamic) 전력과 누설 (leakage) 전력의 정도에 따른 최적화 파이프라인 아키텍처 설계 기술 - 아키텍처의 특성에 따라 전체 전력 소모를 최소화시키는 파이프라인 설계 - 재구성이 가능한 (Reconfigurable) 파이프라인 아키텍처

▪ 마이크로그레인 유닛별 Power gating (PG)과 모듈별 Adaptive voltage scaling (AVS)을 지원하기 위한 아키텍처 설계 기술

NZPM (Near-Zero-Voltage power management) ▪ 마이크로그레인 유닛 별 최적화된 μ-grain PG 기술 - PG 스위치들의 최소 전력 소비를 위한 최적화 설계 기술

▪ NZV 구동에 따른 process variation을 억제하기 위한 μ-grain 모듈 별 Closed- loop 방식의 μ-grain AVS 기술

▪ TEI-Aware AVS 연구 결과

- Temperature effect inversion 분석 결과

- TEI 현상을 이용한 TEI-awae AVS Low-Power design 알고리즘 - TEI-aware AVS 성능 결과

▪ Reconfigurable pipelining 연구 결과

- Pipeline stage 최적화를 통해 프로세서 전력 감소를 실현하기 위한 Reconfigurable pipelining 알고리즘 개발

다. 개발기술의 평가방법 및 평가항목

1) 정성적 세부목표 가) NZV (Near-Zero-Voltage) 동작 회로 기술 나) 프로세서 코어를 미세 분할한 마이크로그레인 아키텍처 설계 다) 초저전력을 위한 NZPM 기술 라) NZV, 마이크로그레인 및 NZPM을 통합한 프로세서 코어 설계 기술 2) 정량적 목표 항목 (최종년도) 평가항목 (주요성능 Spec) 단위 세계최고수준 (영국/ARM) 국내기술수준 (ETRI) 기술 개발 목표치 2015 2018 2015 2018 1 동작 전압 V 1.15① _{0.70 1.20}① _0.35② _0.35

2 마이크로그레인 _아키텍처 미세분할 _단위 ③ Core④ Core④ Core _moduleμ-grain⑤ μ-grain_module

3 소비 전력 절감 비율 1.0⑥ _0.25⑥ _{1.0 0.02 1/50}⑦

4 NZV μ-grain_{회로 규모 gates}# of - - - ≥ 10k ≥ 10k

① ARM은 Cortex-M4 Processor 대상, ETRI는 Aldebaran processor 대상 ② 동작환경에 따라 0.35V 이하 최소 0.1V까지 구동 가능

③ 독립적인 전압, 전력 컨트롤이 가능한 프로세서 아키텍처 내 최소 단위

④ 최신 ARM 프로세서는 코어 별 전압 도메인 분리 아키텍처 (per-Core DVFS) 를 응용 개발 ⑤ μ-grain 유닛별 power gating과 모듈별 독립적인 전압 컨트롤을 지원

⑥ ARM Cortex-M4는 STV 구동 프로세서를 위한 세 개 모드 (sleep, stop, standby) DPM (dynamic power management) 만 지원 ⑦ NZV, u-grain, NZPM 중 일부 적용시의 목표치이며, 모두 적용할 경우 최대 1/500 전력 감소 가능 3) 정량적 성과 목표 공통지표(필수제시) 자율지표(자율제시) 지표명 총사업연도 ‘17년도 지표명 총사업연 도 ‘17년도 SCI 논문 6 2 과학적 성과 표준화된 IF 상위 20% SCI 논문 1 -특허 (건) 국내 출원 9 3 기술적 성과 특허활용률 1/2 -등록 - 국제표준특허 - -국제 출원 6 2 국제표준승인 표준기고서 - -등록 - 3극 특허 1 1 기술이전(건) 1 0 경제적 성과 연구비 대비 기술료 수입(%) 12 0 기술료(억원) 1 0

2. 연차(단계) 연구 목표 및 내용

구 분 목 표 내 용 1차년도 (2016) ○ Sub-threshold 영역에서 안정적인 구동이 가능한 NZV 회로기술 개발 - Sub-threshold 전압 구동 시 트랜지스터들의 동작 특성 분석 - NZV에서 동작 가능한 Logic family 개발 - 프로세서 아키텍처와 합성이 가능한 NZV standard cell library 확보 - NZV-SRAM 개발을 위해 초저전압 구동 SRAM bitcell 설계

- SRAM bitcell layout 토폴로지(topology) 연구 - NZV 회로 simulation를 통해 NZV 구동 회로의 온도-딜레이 역전 현상 (Temperature Effect Inversion, TEI) 현상 분석 ○ 미세분할 마이크로그레인 (μ-grain) 프로세서 아키텍처 개발

- Retention voltage, analog dynamic range 분석 - Dynamic power와 leakage power를 최소화 하는

최적 Pipelining 연구

- On-demand voltage scaler 설계를 위한 각 μ-grain간의 Wake-up sequence 연구 및 Supply noise 회피 Power management 구조 연구

- Fine-grain Voltage Scaler 구조 개발

2차년도 (2017)

○ NZV 동작회로 기술 개발

- TEI-BB 기술 기반 0.45V로 동작하는 Logic Family 개발 - 초경량 프로세서 코어 프로세서 RTL과 합성을 통해 동작 여부 검증 - 초저전압 회로 기반 인터커넥트 딜레이 연구 ○ 초경량 프로세서 아키텍처 설계 기술 - IoT/웨어러블 디바이스용 초경량 (게이트카운트 ~30K) 프로세서 아키텍처 개발

- Switched capacitor 기반의 High-resolution voltage regulator 회로 개발

- μ-grain의 동작 상태를 Detect하여 스스로 Shut-off하는 Zero loss 회로 설계

- μ-grain 모듈간의 Voltage scaler interface를 위한 Voltage level shifter (Sub-threshold SCL circuit 또는 differential circuit 구조 및 회로) 설계 ○ 초저전압 NZPM

기술 개발

- Per-core 단위의 μ-grain AVS 기술 개발

- NZV 구동 μ-grain 모듈 간의 Process variation을 억제하기 위한 Closed-loop 방식의 Adaptive voltage scaling 기술 개발

가. 연차별 기술개발 로드맵

그림 13. 연차별 기술개발 로드맵 개발 3차년도 (2018) ○ NZV 마이크로그레인 아키텍처 프로세서 코어 설계 - NZV 마이크로그레인 아키텍처 검증용 프로세서 코어 RTL 설계

- μ-grain 아키텍처와 NZV Standard cell library의 합성 CAD 플로우 개발 - 합성된 아키텍처 내 NZV-SRAM과 On-demand voltage scaler를 적용한 마이크로그레인 아키텍처 코어 개발 ○ NZV 마이크로그레인 아키텍처 기술 검증 및 성능평가 - NZV 마이크로그레인 아키텍처 코어의 μ-grain 유닛 및 모듈별 특성에 맞게 NZPM 기술 튜닝 - 개별적인 NZPM 기술들의 동작 안정성 및 소비 전력 감소 효과 평가

※ NZPM 기술은 μ-grain AVS, μ-grain PG, TEI-aware AVS, Reconfigurable pipelining 기술 - 최종 NZV 마이크로그레인 아키텍처의 동작 안정성,

소비 전력 (dynamic & leakage), 평균 소비 에너지 및 성능 평가

나. 총괄 추진일정

연도 연구내용 1차년도(2016) 2차년도(2017) 3차년도(2018) 상반기 하반기 상반기 하반기 상반기 하반기 NZV 회로 기술 개발 Standard cell library 구성을 위한 schematic 개발 NZV-SRAM 을 위한 bitcell 구조 연구 Gate layout 개발 및 NZV std. cell library 확보 NZV-SRAM bitcell 개발 NZV std. cell library 이용 Benchmark 회로 합성 및 시뮬레이션을 통한 검증 마이크로그레인 아키텍처 내 NZPM 컨트롤러, NZV-SRAM 및 Voltage Scaler 적용 마이크로그레인 아키텍처와 NZV-Standard Cell Library 합성 TEI-BB 기반 0.45V 동작 Logic Family 개발 TEI-BB 기반 0.45V 동작 Logic 1차 검증 초경량 프로세서 아키텍처 개발 μ-grain 단위의 전압컨트롤 알고리즘 연구 SC 방식의 VR 구조 연구 미세분할 컨트롤을 위한 기본 LDO 설계 Voltage scaler 기본구조 개발 μ-grain 모듈의 전체 아키텍처 확산 전체 아키텍처의 마이크로그레인 유닛 및 모듈 설계 Voltage scaler 1차 검증 모듈별 Voltage scaler 개발 NZPM 기술 개발 NZV cell library의 TEI 현상 분석 TEI-Aware AVS 알고리즘 개발 AVS 컨트롤러 개발 Per-core 단위의 μ-grain AVS 컨트롤러 개발 시뮬레이션을 통해 NZV 마이크로그레인 아키텍처의 소비전력, 동작안정성, 동작 속도 및 평균 에너지 측정, 평가 주요 Milestone 완성점에서의 수행결과물 1. 0.5V 동작 로직 회로 2. 초저전압 회로 특성 분석 결과 3. NZV-SRAM bitcell 회 로도 4. Voltage Scaler 회로 설계도 5. LDO 설계도

1. Closed loop AVS 컨트 롤러 2. 마이크로그레인 PG 컨트롤러 3. TEI-Aware AVS 알고 리즘, 4. NZV-SRAM array 및 peripheral 회로 5. Voltage Scaler 회로 NZV 마이크로그레인 프로세서 코어 아키텍처 SCI 논문 2건 국제 특허 2건 국내 특허 3건 SCI 논문 2건 삼극특허 1건 국제 특허 2건 국내 특허 3건 SCI 논문 2건 국제 특허 2건 국내 특허 3건 기술 이전 1건

제 3 절 결과 및 향후 계획

1. 2차년도 연구개발 결과

가. 연차(단계)연구개발 추진 일정

1) 연구개발목표 최소 전압으로 동작하는 NZV 회로 개발 및 마이크로그레인 프로세서 아키텍처 설계 2) 연구개발 내용 가) NZV 동작 회로 기술 - 0.45V에서 동작하는 Logic Family 개발 - NZV 동작 Logic Gate 설계

- TEI-BB 기술기반 Logic family 구성에 따른 NZV 회로 특성 분석

나) 초경량 (μ-grain) 프로세서 아키텍처

- μ-grain 유닛, 모듈 별 voltage characteristics (voltage-delay 특성, retention voltage, analog dynamic range, wake-up sequence 및 Supply noise 회피 power management) 연구

- μ-grain 모듈별 독립 전압 컨트롤을 위한 Switched capacitor 방식의 Voltage Regulator (or Voltage Scaler) 연구

- On-Chip On-Demand Voltage Scaler 설계

나) 초저전력 Power Management(PM)

- Per-core 단위의 μ-grain AVS 기술 개발 - TEI-NN 기술 연구개발 3) 2차년도 추진일정 과제내용 추 진 일 정 _활동 책임자 1 2 3 4 5 6 7 8 9 10 11 12 0.45V 구동 Logic Family 개발 강태욱 초저전압용 Body Biasing 기술 연구 강태욱 Flipflop 회로 개발 김상필 NZV std. cell lib. 구성, 검증 장형욱

4) 마일스톤 수행체계 초경량 아키텍처 연구 이재진 초경량 아키텍처 설계 한규승 초경량 아키텍처 검증 시작 한규승 NZV 프로세서 합성 이석호 TEI-AVS 연구개발 이재진 TEI-BB 연구개발 배영환 SC-Based DC-DC 컨버터 설계 이석호 SC-Based DC-DC 컨버터 검증 이재진 주요 Milestone 완성점에서의 수행결과 0.45V 구동에 최적화된 NZV 회로 기술 확보 초경량 프로세서 코어 아키텍처 RTL 확보 개발된 기술들의 검증 중간결과 -마일스톤 번호 Milestone 명 수행기간 책임자 시작일 종료일 1 NZV 회로 기술 2017. 1. 1. 2017. 9. 30. 강태욱 1.1 0.45V 구동 Logic Family 개발 2017. 1. 1. 2017. 3. 31. 강태욱 1.2 Flipflop 회로 개발 2017. 4. 1. 2017. 7. 31. 김상필 1.3 초저전압용 Body Biasing 기술 연구 2017. 2. 1. 2017. 6. 31. 강태욱 1.3 NZV std. cell lib. 구성, 검증 2017. 6. 1. 2017. 9. 30. 장형욱 2 마이크로그레인 아키텍처 설계 2017. 1. 1. 2017. 12. 31. 한규승

나. 연차(단계)연구개발 추진 실적

2차년도 정량적 성과는 SCI 논문 4건(개제 4건), 국제 특허 5 건 출원(삼극특허 출원 1건 포함), 국내 특허 3건(2건 출원 완료, 1건 출원중)임. 1) NZV 동작 회로 기술 가) NZV 동작 회로 기술 관련 논문 및 특허 실적 -

나) TEI-BB 기술 기반 0.45V로 동작하는 Logic Family 개발

- 1차년도의 0.5V logic family 설계에 이어, 당해 연도에는 0.45V에서 동작 가능한 logic family 설계를 목표로 한다. 0.45V에서 안정적으로 동작하는 회로에 적합한 공 정 선택을 위해 초저전압 구동을 위한 55nm 공정 중 0.9V 일반모스 공정 (0p9st)과 0.5V 낮은 누설 전류 공정 (0p5ll)을 사용한 특성 비교 실험을 수행 하였다. 0p5ll 공 정의 경우 0.5V 동작 전압을 위한 공정이지만, 매우 낮은 누설 전류 특성을 만족하 2.1 초경량 아키텍처 연구 2017. 1. 1. 2017. 4. 30. 이재진 2.2 초경량 아키텍처 설계 2017. 4. 1. 2017. 9. 31. 한규승 2.3 초경량 아키텍처 검증 시작 2017. 10. 1. 2017. 12. 31. 한규승 2.3 NZV 프로세서 합성 2017. 10. 1. 2017. 12. 31. 이석호 3 NZPM 개발 2017. 1. 1. 2017. 12. 31. 이재진 3.1 TEI-AVS 연구개발 2017. 1. 1. 2017. 6. 31. 이재진 3.2 TEI-BB 연구개발 2017. 7. 1. 2017. 12. 31. 배영환 4 On-Chip DC-DC 컨버터 설계 2017. 3. 1. 2017. 11. 30. 이석호 4.1 SC-Based DC-DC 컨버터 설계 2017. 3. 1. 2017. 8. 31. 이석호 4.2 SC-Based DC-DC 컨버터 검증 2017. 9. 1. 2017. 11. 30. 이재진

기 위한 높은 Vth 특성으로 동작 속도가 매우 느려질 가능성이 있다. 따라서 공정 간의 여러 성능 변수에 대한 비교 실험을 통한 0.45V 전압 동작에서의 요구되는 로 직 동작 특성 확인이 필요하다.

○ 아래 그림 14는 0p9st공정의 NMOS와 PMOS의 drain-source current (Ids) strength 의 균형을 위한 width 결정 실험 결과를 제시한다. PMOS의 width가 390 nm이고 NMOS의 width가 160 nm일 때 drain-source voltage (Vds)의 변화에 대해 각 Ids가 동일한 값을 갖는 것이 확인된다. 이때, PMOS의 gate-source voltage (Vgs)는 0 V 이고, NMOS의 Vgs는 0.9V 이다.

그림 14. Id-Vds 커브, PMOS Vgs =0 V, NMOS VGS =0.9V

○ 아래 그림 15는 0p5ll공정의 NMOS와 PMOS의 drain-source current (Ids) strength 의 균형을 위한 width 결정 실험 결과를 제시한다. PMOS의 width가 160 nm이고 NMOS의 width가 180 nm일 때 drain-source voltage (Vds)의 변화에 대해 각 Ids가 동일한 값을 갖는 것이 확인된다. 이때, PMOS의 gate-source voltage (Vgs)는 0 V 이고, NMOS의 Vgs는 0.5V 이다.

그림 15. Id-Vds 커브, PMOS Vgs =0 V, NMOS Vgs =0.5V

- Body bias (BB) (이하 BB는 정방향 BB)미적용 시 0p9st과 0p5ll 공정 transistor의 Ids-Vds 특성 비교

○ 그림 16(a)와 (b)는 각 0p9st 공정과 0p5ll 공정에 대해서 BB를 적용하지 않고, corner simulation이 PMOS typical-NMOS typical, 온도 조건이 27 도 일 때, 각 동 작 전압 0.9 V, 0.5 V, 0.45 V에서 0p9st과 0p5ll 공정 transistor의 Ids-Vds 특성 비 교 시뮬레이션 결과를 제시한다.

(b)

그림 16. (a) Id-Vds 커브, 0p9st, NMOS Vgs =0.9 V, 0.5 V, 0.45V. (b) Id-Vds 커브, 0p5ll, NMOS Vgs =0.9 V, 0.5 V, 0.45V ○ 그림 16에서 제시하는 것과 같이, transistor의 동작 속도에 값이 비례하는 변수인 Ids는 Vgs가 높을수록 큰 값을 가지며 Vgs에 따라 증가하는 기울기도 커진다. Vgs 에 따른 Ids의 차이는 0p5ll가 0p9st보다 크며, 두 공정 모두 0.9V에서 0.5V로 변경 될 때 Ids의 감소가 크게 발생 한다. ○ 그림 17는 동일한 전압 각 0.5V, 0.45V에 대해서 각 0p9st와 0p5ll의 Vds에 따른 Ids 값을 비교 제시한다. ○ 각 Vgs 0.5V, 0.45V에서, 0p5ll공정의 누설 전류를 낮추기 위한 높은 Vth에 의해 동일한 동작전압에서 0p9st 공정보다 매우 낮은 Ids가 측정되는 것을 실험을 통해 확인 할 수 있다. (a)

(b)

그림 17. (a) Ids-Vds 커브, 0p9st, NMOS Vgs =0.9 V, 0.5 V, 0.45V. (b) Ids-Vds 커브, 0p5ll, NMOS Vgs =0.9 V, 0.5 V, 0.45V

- BB 적용 시 0p9st과 0p5ll 공정 transistor의 Ids-Vds 특성 비교

○ 그림 18 (a)와 (b)는 각 0p9st 공정과 0p5ll 공정에 대해서 BB에 따른 Ids 측정 값 을 제시 한다. 이때, Vgs는 각 0.5V와 0.45V, corner simulation 은 PMOS-NMOS에 대해 typical-typical (tt), slow-slow (ss), fast-fast (ff), 온도 조건은 27도이다.

(b)

그림 18. Vgs and Vds = 0.5 V, 0.45 V 에 따른 Ids-Vds 특성 (BB 적용, NMOS, 공정 별 corner 시뮬레이션 결과 비교) (a) 0p9st (b) 0p5ll

○ 그림 18에서 제시하는 것과 같이, 두 공정 모두 1차년에 목표 동작 전압 0.5V 대비 0.45V에서 약 36%의 Ids가 감소하고, corner simulation의 경우 0.5V, 0.45V 모두 ff, tt, ss 순으로 Ids가 감소한다. 그러나 BB의 전압에 증가 따라 Ids가 값이 증가하기 때문에 BB의 적용을 통해 전압 감소에 따른 성능 열화 보상이 가능하다. ○ BB을 적용하지 않았을 경우, 0p5ll의 Ids는 0p9st의 Ids와 비교하여 약 10% 이며, BB 의 값이 커짐에 따라 더 큰 Ids의 증가를 나타낸다. ○ 그림 19 (a)와 (b)는 각 동작 전압 0.5V와 0.45V에 대하여 0p9st 공정과 0p5ll 공정 의 BB에 따른 Ids 값을 비교하여 제시 한다. 이때, Vgs는 각 0.5V와 0.45V, corner simulation 은 PMOS-NMOS에 대해 tt, ss, ff, 온도 조건은 27도 이다. (a)

(b)

그림 19. Vgs = 0.5 V, 0.45 V 에 따른 Id-Vds 특성 (BB 적용, NMOS, 공정 간 corner 시뮬레이션 결과 비교) (a) Vgs and Vds = 0.5 V (b) Vgs and Vds = 0.45 V

○ 그림 19에서 제시하는 것과 같이 동작 전압 0.5V와 0.45V에서 각 corner 시뮬레 이션과 BB 변화에 대해 0p9st의 Ids가 0p5ll의 Ids보다 큰 것을 확인할 수 있다.

- 0p9st과 0p5ll 공정 transistor의 BB에 따른 Ioff (leakage 전류) 특성 비교

○ 그림 20은 NMOS에서 BB를 적용하였을 경우 BB에 따른 Ioff를 제시한다. 이때 Vds

는 0.5V, Vgs는 0V, corner는 tt와 ff, 동작 온도는 27도 이다.

그림 20. NMOS에서 BB에 따른 Ioff (동작 전압: Vgs = 0 V, 0p9st, 0p5ll, corner

○ 그림 20에서 제시하는 것과 같이, Ioff는 BB가 0.4V 미만에서는 0p9st 공정이 0p5ll 공정과 비교하여 corner tt와 ff에 대하여 큰 값을 갖지만, BB가 0.5V인 경우 corner ff에서 0p5ll 공정이 Ioff가 더 크게 측정된다. - 0p9st과 0p5ll 공정 transistor의 BB에 따른 Vth 특성 비교 ○ 그림 21은 Vds가 각 0.5V, 04V일 때, 0p9st 공정과 0p5ll 공정에서 각 corner에 대 하여 BB전압에 따라 Vth의 변화를 제시한다. (a) (b)

그림 21. BB에 따른 Vth 변화 측정 (NMOS, 0p9st, 0p5ll, corner simulation= tt, ff, ss, 동작 온도 27도) (a) Vds =0.5 V (b) Vds =0.45 V

○ 그림 21의 결과에서 제시하는 BB의 증가에 따른 Vth 감소는, 앞의 그림 18과 그 림 19에서 BB의 증가 따른 Ids의 증가 결과와 일치 함을 확인 할 수 있다. (Vth가 감소할 수로 Ids가 증가). Corner simulation ff, tt, ss에 따른 Vth의 증가 또한 corner에 따른 Ids의 크기순서와 반대로 측정된다.

○ 그림 22는 그림 21의 결과를 공정별로 나눠 제시한다. 각 동작 전압 0.5V와 0.45V 에서 Vth 크기는 큰 차이가 나지 않는 것으로 측정된다.

(a)

(b)

그림 22. BB에 따른 Vth 변화 측정 (NMOS, Vds =0.5 & 0.45V, corner simulation= tt, ff, ss, 동작 온도 27도) (a) 0p9st (b) 0p5ll

- 0p9st과 0p5ll 공정의 각 Inverter (INV) 동작 특성 (동작 속도관련 corner simulation 중 tt만 고려, INV의 Fan-out (FO) = 4, 동작온도 27 도)

○ 그림 23은 각 공정 0p9st와 0p5ll 대해 동작 전압이 0.5V, 0.45V일 때, BB전압에 따른 INV의 rising delay과 falling delay를 제시한다. 이때 FO는 4이고, 입력 신호 의 주기는 100ns (10 Mhz) 이다.

(a)

(b)

그림 23. 동작 전압 0.5 V, 0.45 V에서 BB 전압에 따른 INV 동작 특성 (corner simulation= tt, 동작 온도 27도, FO=4) (a) rising delay (b) falling delay

○ 그림 23 결과가 제시하듯이, 0p9st 공정으로 설계한 INV가 0p5ll로 설계한 INV보 다 0.5V, 0.45V일 때, BB전압에 관계없이 delay가 더 짧은 것으로 측정된다.

○ 위와 같이, 목표 동작 전압 0.45V에서 전류 드라이빙 특성, Ioff 특성, Vth 특성,

정이 0p5ll 공정보다 높은 성능 획득에 더 유리할 것으로 판단된다.

- 0p9st 공정을 이용한 0.45V 동작을 위한 logic family 설계 및 성능 분석:

worst 동작 특성 확인을 위해 동작 온도는 각 –45도와 125도로 설정, corner 조건은 ss, FO는 4, stage는 최대 7로 하였다. 125도의 동작 시험을 통해 TEI 현상과 BB 전 압 변화에 따른 성능 개선을 실험을 통해 검증한다.

○ 각 로직에 대한 스키메틱, 심볼, 시뮬레이션 모델을 제시하고, 해당 로직 별 동 작 온도 –45도와 125도에서 TEI 현상을 고려한 BB 전압에 대한 각 stage 별 delay slope을 제시한다.

○ Inverter (INV) 설계 및 실험을 통한 특성 분석

(a)

(c)

그림 24. INV 실험 및 분석 (a) BB적용 가능 INV와 시뮬레이션 모델 (b) 스테이지에 따른 delay 측정 (동작온도, BB에 따른 결과 포함) (c) BB에 따른 delay slope 분석 (동작온도에 따른 결과 포함)

○ NAND2 설계 및 설계 및 실험을 통한 특성 분석

(b)

(c)

그림 25. NAND2 실험 및 분석 (a) BB적용 가능 NAND2와 시뮬레이션 모델 (b) 스테 이지에 따른 delay 측정 (동작온도, BB에 따른 결과 포함) (c) BB에 따른 delay slope 분석 (동작온도에 따른 결과 포함)

(a)

(c)

그림 26. NOR2 실험 및 분석 (a) BB적용 가능 NOR2와 시뮬레이션 모델 (b) 스테이지 에 따른 delay 측정 (동작온도, BB에 따른 결과 포함) (c) BB에 따른 delay slope 분석 (동작온도에 따른 결과 포함)

○ XOR 설계 및 설계 및 실험을 통한 특성 분석

(c)

그림 27. XOR 실험 및 분석 (a) BB적용 가능 XOR와 시뮬레이션 모델 (b) 스테이지에 따른 delay 측정 (동작온도, BB에 따른 결과 포함) (c) BB에 따른 delay slope 분석 (동작온도에 따른 결과 포함)

○ NAND3 설계 및 설계 및 실험을 통한 특성 분석

(a)

(c)

그림 28. NAND3 실험 및 분석 (a) BB적용 가능 NAND3과 시뮬레이션 모델 (b) 스테 이지에 따른 delay 측정 (동작온도, BB에 따른 결과 포함) (c) BB에 따른 delay slope 분석 (동작온도에 따른 결과 포함)

○ NOR3 설계 및 설계 및 실험을 통한 특성 분석

(c)

그림 29. NOR3 실험 및 분석 (a) BB적용 가능 NOR3과 시뮬레이션 모델 (b) 스테이지 에 따른 delay 측정 (동작온도, BB에 따른 결과 포함) (c) BB에 따른 delay slope 분석 (동작온도에 따른 결과 포함)

○ D flip-flop (DFF) 설계 및 설계 및 실험을 통한 특성 분석

(b)

(c)

그림 30. DFF 실험 및 분석 (a) BB적용 가능 DFF와 시뮬레이션 모델 (b) 스테이지에 따른 delay 측정 (동작온도, BB에 따른 결과 포함) (c) BB에 따른 delay slope 분석 (동작온도에 따른 결과 포함)

○ Logic family에 대한 실험에서 제시하는 것과 같이, delay는 출력단의 FO=4의 stage 개수가 늘어남에 따라 증가되는 것을 확인할 수 있다.

○ BB전압이 늘어날수록 delay slope은 감소한다. 또한 동작온도 –40도 보다 125도에 서 delay이가 크게 감소한다. 앞의 실험 결과를 통해 TEI현상과 BB 전압 인가에 의한 성능 개선을 확인 할 수 있다.

○ 그림 31은 BB 전압에 따라 각 logic들의 delay 값들에 대한 비교 결과를 제시한 다. Delay slope은 XOR, NOR3, DFF, NOR2, NAND3, NOR3 순으로 증가하고, –40 도에서 125도로 높아 질 때 TEI 현상에 의해 로직 별로 delay는 약 90% ~ 70% 감 소한다.

그림 31. 각 logic에 대한 delay slope 비교

다) 초저전압 회로 기반 인터커넥트 딜레이 연구

- 초저전압회로에 BB 전압인가 또는 TEI 현상을 적용 시,Vth가 낮아지는 효과로 동작 속도를 향상 시킬 수 있다. 그러나 동일한 BB 전압과 Vth에서도 PMOS, NMOS 종류 에 따라 Ids 변화 값이 다르기 때문에 PMOS와 NMOS의 delay 특성이 달라질 수 있 다.

- 여기서는 0.4V에서 0.5V 동작 전압에서 동작하는 회로에 대한, TEI 현상 효과와 BB 전압에 따른 PMOS와 NMOS의 Ids 특성에 대한 실험을 통해 각 MOS간의 delay 차 이에 의해 발생하는 초저전압회로 동작의 문제점을 파악하고 상기 문제점을 해결할 수 있는 방안을 제시한다.

- 동작 온도와 BB 전압에 따른 PMOS와 NMOS간의 Ids 특성 실험

○ 그림 32 동작 전압 0.4V와 0.5V 일 때, 동작 온도와 BB 전압에 따른 PMOS와 NMOS의 Ids 차이 비교를 제시한다. 이때 공정은 0p9st, corner 조건은 FF이다.

Temperature [oC] -40 -20 0 20 40 60 80 100 120 140 I ds [ u A ] 2.5 3 3.5 4 4.5 5 5.5

Difference of I_ds, V_op:0.4V, 0p9st, L:70n, body biasing, Top ff

NMOS, W:270n BB:0v - PMOS, W:420n BB:0v NMOS, W:270n BB:0.1v - PMOS, W:420n BB:0.1v NMOS, W:270n BB:0.2v - PMOS, W:420n BB:0.2v

(a) Temperature [oC] -40 -20 0 20 40 60 80 100 120 140 I ds [ u A ] 4 4.5 5 5.5 6 6.5 7 7.5 8 8.5 9 Difference of I

ds, Vop:0.5v, 0p9st, L:70n, body biasing, Top ff NMOS, W:270n BB:0v - PMOS, W:420n BB:0v NMOS, W:270n BB:0.1v - PMOS, W:420n BB:0.1v NMOS, W:270n BB:0.2v - PMOS, W:420n BB:0.2v

(b)

그림 32. 동작 온도와 BB 전압에 따른 PMOS와 NMOS의 Ids 차이 비교 (a) 동작 전압 0.4V (b) 동작 전압 0.5V

○ 그림 32은에서 제시하는 것과 같이 동작 온도가 올라감에 따라 그리고 BB전압이 증가함에 따라 PMOS와 NMOS의 Ids 변화 크기가 달라지는 것을 확인할 수 있다. 온도가 올라감에 따라 NMOS와 PMOS의 Ids의 차이 크기는 감소된다.

○ 그림 33는 그림 32에서 제시하는 PMOS와 NMOS간의 Ids 변화 차이에 따른 TEI 현상과 동작온도에 따라 각 MOS의 delay 차이로 인한 초저전압 회로 동작의 문제 발생 예를 제시한다. 이때 동작 전압은 각 0.5V와 0.4V이고, BB전압은 0.1V와 0.2V, 동작회로는 DFF이다. Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.2 0.4 DFF, Vdd=0.4v, BB=0.1V, FF, Input data Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.2 0.4 DFF, Vdd=0.4v, BB=0.1V, FF,Input clk Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] -0.5 0 0.5 DFF, Vdd=0.4v, BB=0.1V, FF, Output,65 o_C Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.2 0.4 DFF, Vdd=0.4v, BB=0.1V, FF, Input data Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.2 0.4 DFF, Vdd=0.4v, BB=0.1V, FF,Input clk Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] -0.5 0 0.5 DFF, Vdd=0.4v, BB=0.1V, FF, Output,70 o_C (a)

Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.2 0.4 DFF, Vdd=0.4v, BB=0.2V, FF, Input data Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.2 0.4 DFF, Vdd=0.4v, BB=0.2V, FF,Input clk Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] -0.5 0 0.5 DFF, Vdd=0.4v, BB=0.2V, FF, Output,30 o_C Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.2 0.4 DFF, Vdd=0.4v, BB=0.2V, FF, Input data Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.2 0.4 DFF, Vdd=0.4v, BB=0.2V, FF,Input clk Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] -0.5 0 0.5 DFF, Vdd=0.4v, BB=0.2V, FF, Output,35 o C (b) Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 DFF, Vdd=0.5v, BB=0.1V, FF, Input data Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 DFF, Vdd=0.5v, BB=0.1V, FF,Input clk Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] -1 0 1 DFF, Vdd=0.5v, BB=0.1V, FF, Output,75 o C Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 DFF, Vdd=0.5v, BB=0.1V, FF, Input data Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 DFF, Vdd=0.5v, BB=0.1V, FF,Input clk Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 1 DFF, Vdd=0.5v, BB=0.1V, FF, Output,80 o_C (c) Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 DFF, Vdd=0.5v, BB=0.2V, FF, Input data Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 DFF, Vdd=0.5v, BB=0.2V, FF,Input clk Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] -1 0 1 DFF, Vdd=0.5v, BB=0.2V, FF, Output,40 o_C Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 DFF, Vdd=0.5v, BB=0.2V, FF, Input data Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] 0 0.5 DFF, Vdd=0.5v, BB=0.2V, FF,Input clk Time [us] 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 V o lt a g e [V ] -1 0 1 DFF, Vdd=0.5v, BB=0.2V, FF, Output,45 o_C (d)

그림 33. 동작 온도와 BB 전압에 따른 PMOS와 NMOS의 동작 delay차이에서 발생하는 DFF동작 오류 (a) 동작 전압 0.4V, BB 전압: 0.1V (a) 동작 전압 0.4V, BB 전 압: 0.2V (c) 동작 전압 0.5V, BB 전압: 0.1V (d) 동작 전압 0.5V, BB 전압: 0.2V ○ 그림 33의 각 그림은 DFF의 입력 신호, 클럭 신호, 출력 신호를 순서대로 제시 한다. 그림 33(a)에서 BB 전압이 0.1V일 때, 동작 온도가 약 65도 이하에서는 정상 동작하지만, 온도가 70도 이상부터 DFF의 동작의 오류가 발생하는 것을 확인할 수 있다. BB 전압이 0.2V로 증가한 것을 제외한 33(a)와 동일 조건 실험 결과를 제시 하는 그림 33(b)에서 동작 오류가 발생하는 온도가 35도로 낮아 진 것을 확인할

수 있다. 그림 33(c)는 그림 33(a)와 동작전압이 0.4V에서 0.5V 변경된 것을 제외한 동일 조건에서 실험한 결과를 제시한다, 동작 전압이 상승함에 따라 동작의 오류 가 발생하는 온도가 80도로 높아지는 것을 확인할 수 있다. 그림 33(c)와 33(d)에서 제시하는 것과 같이 BB전압이 상승함에 따른 동작 오류온도가 낮아지는 결과는 그림 33(a)와 33(b)의 결과와 일치하는 것을 확인할 수 있다. ○ 그림 32과 33의 결과에 따르면, 초저전압회의로는 동작전압이 낮아질수록, 정방 향 BB가 높아질수록, 동작 온도가 높아질수록 PMOS와 NMOS간의 Ids 차이의 변화 가 발생하고 이것은 초저전압회로 동작의 오류를 발생 시키는 것을 확인하였다. Temperature [oC] -40 -20 0 20 40 60 80 100 120 140 I ds [ u A ] 10-6 1 2 3 4 5 6 7 8 9 10 I

ds, Vop:0.4V, 0p9svt, L:70n, body biasing to NMOS, Top tt

(a) Temperature [oC] -40 -20 0 20 40 60 80 100 120 140 Ids [ u A ] 10-5 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 2.2 2.4

I_ds, V_op:0.5V, 0p9svt, L:70n, body biasing to NMOS, Top tt

(b)

그림 34. 동작 온도, BB 전압, MOS width에 따른 PMOS와 NMOS의 Ids (a) 동작 전압 0.4V (b) 동작 전압 0.5V

○ 그림 34은 MOS의 width, 동작온도, BB전압에 따른 Ids를 제시한다. 그림 33에서 제시된 것과 같이, 동작 온도에 따른 동작 delay 변화에 기인하는 초전압회로의 동 작 오류는 그림32에서 제시하는 오류가 발생하지 않는 Ids차이에 맞게 그림 34의 결과를 이용하여 BB 전압을 인가하여 해결 가능하다. 예를 들어 온도 상승 시 발 생하는 동작 오류를 해결하기 위해서 PMOS와 NMOS에 서로 다른 BB 전압을 인가 할 수 있다. 공정 조건에 따라 초저전압회로의 동작 전압 및 동작 온도에 따른 오

류발생 조건은 달라지겠지만, 근본적으로 BB전압 또는 width 변화를 통해 문제 해 결이 가능하다는 것을 본 실험을 통해 확인하였다.

2) 초경량 프로세서 아키텍처 설계 기술

가) 초경량 프로세서 아키텍처 설계 기술 관련 논문 및 특허 실적

- SCI 논문 2건: (게재) “Strategic Control of 60GHz Millimeter-Wave High Speed Wireless Links for Distributed Virtual Reality Platforms”, Hindawi Mobile Information Systems

(게재) Energy-Efficient Stabilized Automatic Control for Multicore Baseband in Millimeter-Wave Systems”, IEEE Access

나) 약 30K 게이트카운트의 초경량 프로세서 아키텍처 연구

- 기존 게이트카운트가 큰 프로세서에서 탈피한 IoT/웨어러블 디바이스용 초경량 (게 이트카운트 ~30K) 프로세서 아키텍처를 개발 하였으며 초경량 프로세서 코어 프로 세서 RTL 코드를 NZV 동작회로를 이용한 합성을 통하여 동작 여부 검증하였다.

- 프로세서 코어 사이즈는 Synopsys 사의 Design compiler (ver. 2015.06)를 사용하였 으며 29442.49 um2 _{로 실제 예측 가능한 게이트 카운트는 32.4K 이다.} 그림 36. 프로세서 코어 로직 사이즈 예측 - 프로세서 검증은 개별 Instruction 의 동작여부를 확인하는 테스트 벡터를 이용하여 합성된 코어의 정상 동작여부를 확인하였으며 심화된 테스트벡터 검증은 차년도에 수행할 예정이다. 그림 37. 프로세서 코어 로직 검증