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개발된 정전류원은 아래 그림과 같이 구성되며 주요 성능 지표는 다음과 같음.
◦
입력전압 이상 출력전류 채널 최대 허용오차 이내
- : 4.0~5.5 V / : ~ 0.3 A/ / : 0.1%
온 오프 신호를 이용하여 다이오드 전류 제어 가능 - /
오프시 연산증폭기의 전압을 유지시키기 위한 커패시터 사용으로 빠른 온 오프 동작 가능
- /
정전류원 회로도
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바이어스 회로
◦
개의 채널로 구성되어 있는 정전류 회로는 각 채널간 불균형을 최소화하기 위해 각각의 바이 - 4
어스 회로를 사용
공정변화와 전압변화에 대응할 수 잇도록 로 구성
- wide swing cascade current mirror
정전류 제어회로에 사용되는 바이어스 회로
< >
연산증폭기
◦
정전류 제어회로의 전류 오차를 줄이기 위해서는 정전류 제어회로에 사용되는 연산증폭기의 전
-압이득이 충분히 커야함
전류 오차가 이내가 되도록 하기 위해서는 이상의 전압이득이 요구됨
- 0.1% 74 dB DC
연산증폭기 전압이득에 따른 출력 전류 시뮬레이션 결과
< >
정전류 제어회로에 사용된 연산증폭기는 높은 전압이득을 만족시키기 위해 증
- folded-cascode
폭기를 사용하였으며 높은 부하 전류를 구동하기 위해 출력 버퍼를 추가
증폭기와 출력 버퍼의 주파수 보상을 위해 보상 커패시터 추가
- Folded-cascode (Cc)
설계된 증폭기는 모든 동작 조건에서 이상의 전압이득 특성을 가짐
- 73 dB
제안된 연산증폭기 구조
< >
설계된 연산증폭기의 시뮬레이션 결과
< AC >
패스 트랜지스터
◦
정전류 제어회로는 연산증폭기 저항 및 패스트랜지스터로 구성되어 있는데 제어회로의 높은
- , ,
효율을 위해서는 낮은 VMIN이 요구됨 기준전압
- VREF이 작으면 바디 효과가 감소하여 패스 트랜지스터의 문턱 전압이 감소하여 VDS가 감소되어 효율이 개선됨
- VDS를 최소로 하기 위해서는 충분히 큰 패스트랜지스터의 W/L 값이 요구됨 그러나. W를 증가 시키면 기생성분이 증가하여 시스템이 불안정해지고 보상 커패시터의 값이 커지므로 적절한, , 값의 선택이 중요
트랜지스터를 개 병렬연결하여 사용 - 2500um/0.5um 80
정전류 제어회로 저항
◦
정전류 제어회로의 출력전류는
- VREF/RS로 결정
전류 변화를 최소로 하기 위해
- RS의 변화를 최소화 하기 위한 노력이 필요
공정 변화에 따른 변화율에 가장 둔감한 저항으로 설계
- ppoly_u
단위저항 천개를 병렬로 사용 - W=4um, L=20.6um, 1.6 kΩ 2
온도 공정 변화에 다른 저항변화 시뮬레이션 결과
< , >
시뮬레이션 결과
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출력 전류가 일 경우 출력 전류의 리플은 로 약 의 출력전류 리플 특성을 보임
- 1 A 0.4 mA 0.04%
정전류원의 시뮬레이션 결과
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레이아웃
◦
크기
- : 1900 um x 1600 um
정전류원의 레이아웃
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