R&D연구결과보고서

정보통신 방송연구 개발사업

차세대 무선통신용 반도체 기반 스마트 안테나 기술 개발

Development on Semi-conductor based Smart Antenna for future mobile communications

한국전자통신연구원

정보통신기술진흥센터

보고 서식 제 호

연차보고서

사업명 정보통신방송연구개발사업 과제번호

과제명

국문 차세대 무선통신용 반도체 기반 스마트 안테나 기술 개발 영문

주관기관 한국전자통신연구원 총괄책임자 박 봉 혁

참여기관 책임자

한국과학기술원 최양규 세종대학교 산학협력단 김동호 실리콘하모니 남철

총수행기간 년

협약기간 년

해당년도

수행기간 개월

협약기간 총사업비 천원

정 부 출연금

민 간 부담금

현금

계 현물

해당연도 사업비 천원

정 부 출연금

민 간 부담금

현금

계 현물

키워드 개

플라즈마 안테나 빔형성 재구성 스마트 기지국 이동통신

정보통신 방송 연구개발 관리규정 제 조에 의거하여 연차보고서를 제출합니다

년 월 일

총괄책임자 박 봉 혁 인 주관기관장 이 상 훈 인

미래창조과학부 장관 귀하

해당 연도 추진 현황

기술개발 추진 일정

계획 실적

일련

번호 개발 내용 추진 일정 개월 달성도

반도체 플라즈마 디바이스 셀 설계

반도체 플라즈마 디바이스 단위 공정 개발 전하농도 및 디바이스 셀

성능시험

반도체 플라즈마 어레이 셀 공정 개발

어레이 셀 성능시험 반도체 플라즈마 디바이스 셀

모델링 및 전파특성 시뮬레이션

반도체 플라즈마 리플렉터의 최적 배치방법 도출 반도체 플라즈마 리플렉터를 갖는 안테나 성능 시뮬레이션 반도체 디바이스 셀 제어 모듈

간 인터커넥션 구조 설계 안테나 패턴 제어 알고리즘

설계 제어 칩 설계

제어 칩 공정

제어 칩 동작 성능시험 반도체 플라즈마 기반 하이브리드 리플렉터 안테나

제작

반도체 플라즈마 기반 하이브리드 리플렉터 안테나

성능시험

해당 연도 추진 실적

계획 추진실적

반도체 플라즈마 디바이스 셀 설계

l 반도체 플라즈마 디바이스 셀을 위한 다이오드 특성 분석 완료 다이오드에 전압을 인가하면 영역에 캐리어 가 생성됨

다이오드 차원 이미지

[PIN 3 ] [PIN 다이오드 단면 이미지] 동작 전압에 따른 전하밀도 분석 전하 밀도가 부터 급격하게 증가하여

에서 포화됨

동작 전압에 따른 전하밀도 셀 크기에 따른 전하밀도 분석

길이 에 따른 전하밀도 분포 를 고려하여 는 μ 보다 작게 설계해야 전하밀도를 효과적으로 높일 수 있음

길이 에 따른 전하밀도

길이 에 따른 전하밀도 분포 가 작을수록 더 높은 전하밀도를 얻으나 그 변화가 크지 않음

길이 에 따른 전하밀도 분포

깊이 에 따른 전하밀도 분포 에 따라서는 변화가 미미함

깊이 에 따른 전하밀도 분포

도핑 농도 에 따른 전하 밀도 분석 가 감소할수록 더 높은 전하 밀도 를 얻을 수 있음

도핑 농도 에 따른 전하 밀도

길이 에 따른 분석 채널 길이가 감소할수록 같은 동작 전압에서 더 높은 전하밀도를 얻을 수 있음

길이 에 따른

l 시뮬레이션에서 얻은 결과를 토대로 반도체 플라즈마 디바이스 셀 다이오드 의 설계 완료

길이 너비 와 길이 에 따른 제작된 소자의

특성을 보기 위해 함

와 을 고려하여 설계 완료

다이오드의 설계

[Unit PIN Mask ] 산출물 플라즈마 디바이스 단위 셀 설계서:

※

반도체 플라즈마 디바이스 단위 공정 개발

l 기존의 잘 적립된 공정을 반도체 플라즈마 디바이스에 적용 완료 다이오드 제작에 특화된 μ 의 를 가지는 제작 완료 채널에 높은 전하밀도를 가능한 낮은 동작 전압에서 균일하게 생성하기 위한

등을 적용

공정을 통해 방지 및 표면의 제거

공정을 통해 표면에 존재하는 을 제거하여 방지

원리 왼쪽 원리 오른쪽 [Surface passivation ( ), FGA ( )]

제작된 를 사용하여 다이오드 제작 완료

다양한 길이 너비 와 길이를 갖는 다이오드 제작 완료

제작된 다이오드 정의

[ PIN parameter ]

제작된 다이오드의 광학적인 검증 완료

다이오드의 공정 완료 현미경 사진

[Unit PIN ]

산출물 플라즈마 디바이스 단위 셀 단위 공정 문서: ,

※

전하농도 및 디바이스 셀 성능 시험

l 제작된 반도체 플라즈마 단위 셀의 성능 시험 완료

제작된 다이오드의 기본적인 전기적 특성 분석 일반적인 다이오드의 전기 특성과 일치함을 확인함

일반적인 다이오드의 와 제작된 다이오드의 측정된

[ PIN I-V curve Unit PIN I-V curve]

셀 크기에 따른 성능 분석

너비 에 따른 성능 너비가 커질수록 전류가 선형적으로 증가함을 확인함

너비 에 따른 다이오드의

[Intrinsic (W) Unit PIN I-V curve]

길이 에 따른 성능 길이에 따라서 시뮬레이션에서는 큰 변화 가 있었지만 실제 제작된 다이오드에서는 거의 변화가 없었음 시뮬레이션에 고려하지 못한 변수들이 실제 공정에 있음을 확인함

길이

[ Contact (Lc)에 따른 Unit PIN 다이오드의 I-V curve]

길이 에 따른 성능 같은 전력에서 최적화된 길이가 있음을 확인함

길이에 따른 다이오드의 선형 스케일의 왼쪽 와

[Intrinsic Unit PIN I-V curve ( ) 로그 scale의 I-V curve (오른쪽)]

제작된 다이오드의 및 전하밀도 측정 완료

전도도는 전류 전압 곡선에서 얻은 로 부터 계산 가능 플라즈마의 전도도는 에 비례하며 다이오드에 인가되는 전압이 증가함에

따라 이 증가

길이가 약 μ 일 때 같은 전력에서 가장 높은 을 가짐을 확인

추출법 및 측정 측정 장비 및 측정 환경

[Conductivity ] [ ]

산출물 단위 셀 시험서:

※

반도체 플라즈마 어레이 셀 공정

l 플라즈마 어레이 셀이 최대 를 갖는 구조 설계 플라즈마 단위 셀이 연결 되어 한 개의 를 구성

들이 연결이 되어 한 개의 플라즈마 어레이를 구성

기존의 를 분리시키는 방식과는 달리 전극을 교대로 배치하는 새로운 구조 방식 적용 à 안테나 효율 증가

길이를 갖는 반도체 플라즈마 어레이 설계

플라즈마 어레이 길이마다 길이가 변함에 따라 수와 수 설계

[ intrinsic segment device ]

l 반도체 플라즈마 어레이가 리플렉터로 동작하기 위한 라인 및 주변부 설계 완료 들어오고 나가는 전자파 영향을 최소화 할 수 있는 디자인 및 제작함

반도체 플라즈마 어레이를 리플렉터로 사용하기 위한 주변부 설계도

[ ]

l 반도체 플라즈마 어레이 제작을 위한 마스크 제작 완료

반도체 플라즈마 어레이 리플렉터 제작을 위한 공정 마스크

[ ( ) -1,2]

반도체 플라즈마 어레이 리플렉터 제작을 위한 공정 마스크

[ ( ) -3]

산출물 어레이 셀 공정 기술서:

※

어레이 셀 성능 시험

l 제작된 반도체 플라즈마 어레이 셀의 특성 확인 완료

제작된 반도체 플라즈마 어레이의 및 방법

[ Schematic Biasing ]

이후 이 감소하면서 재결합률이 적어져 전체적으로 전도도가 증가함 전후 대비 전도도가 최대 증가함

채널길이가 일 때 최대 전도도를 가짐 약 이상

전도도가 일 때 가 약 에 도달함

플라즈마 어레이 셀 측정 결과 [

실리콘에 가 정도 있을 때 모빌리티는 ·

정도 이며 이를 사용하여 아래의 수식을 이용하여 가 일 때 전하밀도가 이 됨을 확인

전하밀도 환산

[ ]

산출물:

※

어레이 셀

- Bare Die 어레이 셀 시험서 -

반도체 플라즈마 디바이스 셀 모델링 및 전파특성 시뮬레이션

l 반도체 플라즈마 매질에 대한 등가모델 매질 개발 방법 반도체 구조에 대한 반사 투과 계수 계산

계산 유효 매질 파라미터 유도

를 통하여 유효 유전율 투자율 및 전파 임피던스 계산 등가 매질 해석 및 검증

균질 로 구성된 등가 모델 구성

원래의 구조와 등가모델의 해석결과 비교 분석 l 유효 매질 파라미터 계산

반도체 플라즈마 채널의 전기전도도에 따른 유효 매질 파라미터 계산 결과

반도체 플라즈마 채널의 전기전도도

반도체 플라즈마 채널의 전기전도도 l 안테나 성능 비교 검증

실제 모델과 유효 매질 모델로 구성된 리플렉터에 따른 안테나 성능 비교

파라미터 산출물: RF등가모델 설계서

※

반도체 플라즈마 리플렉터의 최적 배치 방법 도출

l 반도체 플라즈마 리플렉터 안테나 구조 설계 완료 야기 우다 모노폴 기반 안테나 구조

기존의 후방 급전 방식의 야기 우다 다이폴 안테나는 접지면의 리플렉터 역할 때문 에 반도체 플라즈마 리플렉터 유무에 따른 안테나 이득 차이가 없음

측면 급전 방식의 모노폴 안테나 사용을 통해 해결 급전 구조와 바이어스 라인과의 전자기적 커플링 방지

기판 사용

기판의 발열 문제를 해결하기 위해 열전도율이 높은 기판 사용 사다리꼴 모양의 접지면

안테나 이득 극대화

반도체 플라즈마 리플렉터 안테나 구조 l 복사 편파에 따른 플라즈마 리플렉터의 최적 방법 제시

모노폴에서 복사되는 빔의 편파 편파

직선 형태의 플라즈마 디바이스가 리플렉터로 활용되기 위해 같은 방향으로 위치 반도체 플라즈마 리플렉터의 후방에서 바이어스 전압 인가

바이어스 라인과 신호와의 전자기적 간섭 최소화

바이어스 라인에서부터 본딩 와이어를 통해 플라즈마 디바이스에 형성된 전극 패드 로 바이어스 전압 인가

복사 편파 및 바이어스 전압 인가

l 안테나 성능 향상을 위한 반도체 플라즈마 리플렉터의 최적 배치 방법

모노폴에서 직접 복사되는 빔과 리플렉터에 의해 반사되는 빔이 보강 간섭되는 최적 의 거리 결정

높은 전도도 ^ 이상 를 갖는 반도체 플라즈마 채널에 대해 전파의 위상 변화를 계산하여 근사적으로 계산

계산에 의하면 약 _ 을 가짐 _{ } 유효 파장 를 _{ } 주변으로 시뮬레이션 하여 최적의 거리 추출

안테나 복사 패턴 산출물 리플렉터 안테나 최적 배치방법 도출 분석서:

※

반도체 플라즈마 리플렉터를 갖는 안테나의 성능 시뮬레이션

l 시뮬레이션 개요

반도체 플라즈마 채널의 전도도 에 따라 시뮬레이션

^ ^ ^ ^ 바이어스 라인 개

반사계수 및 안테나 전방 이득 복사 패턴 시뮬레이션 l 시뮬레이션 결과

4.0 4.5 5.0 5.5 6.0 -30

-20 -10 0

S11 [dB]

Frequency [GHz]

sigma= 10^-2 sigma= 10³ sigma= 10⁴ sigma= 10⁵ sigma= 10⁶ [unit= S/m]

전방 이득

4.0 4.5 5.0 5.5 6.0 -2

0 2 4 6 8

sigma= 10^-2 sigma= 10³ sigma= 10⁴ sigma= 10⁵ sigma= 10⁶ [unit= S/m]

Maximum gain_+z [dBi]

Frequency [GHz]

복사 패턴

0

30

60

90

120

150 180

210 240 270

300 330

-12 -8 -4 0 4 8

-12 -8 -4 0 4 8

sigma= 10^-2 sigma= 10³ sigma= 10⁴ sigma= 10⁵ sigma= 10⁶ [unit= S/m]

Theta [deg]

Radiation pattern [dBi]

0

30

60

90

120

150 180

210 240 270

300 330

-12 -8 -4 0 4 8

-12 -8 -4 0 4 8

sigma= 10^-2 sigma= 10³ sigma= 10⁴ sigma= 10⁵ sigma= 10⁶ [unit= S/m]

Theta [deg]

Radiation pattern [dBi]

복사 패턴 산출물 리플렉터 안테나 성능 시뮬레이션 분석서:

※

반도체 디바이스 셀 제어 모듈간 인터커넥션 구조 설계

l 반도체 플라즈마 디바이스 구동 구조

매트릭스 방식과 레귤레이터 방식 비교 분석 완료 스위칭 레귤레이터 구조 결정

에 의한 다이오드의 열화를 방지 정전류 구동 방식에 의한 정확한 출력전류 제어 높은 동작 효율

매트릭스 구동 방식

스위칭 레귤레이터 구동방식 스위칭 레귤레이터 구조

변환기 다이오드 구동에 가장 기본적인 구조 정전류 구동을 위한 출력 버퍼 구조

변환기 다양한 패턴 출력을 고려한 다중 출력 변환기 구조

고효율 변환기 델타 시그마를 모듈레이터로 사용하여 낮은 출력 로드에서도 높은 효율을 얻을 수 있는 변환기 구조

l 통합 인터커넥션 구조

플라즈마 디바이스와 구동칩의 접지면 공유를 통한 이득 개선 실리콘 인터포저 기법을 통한 안테나 크기 및 성능 제고

통합 인터케넥션 구조 산출물 시스템 상위 설계서 구동시스템 상위 설계서: ,

※

안테나 패턴 제어 알고리즘 설계

l 빔 가변형 리플렉터 안테나 패턴 설계

형태의 포물형 리플렉터 안테나에서 빔가변형 패턴 설계

방향의 포물형 리플렉터를 플라즈마 디바이스로 배열하고 스위칭하는 구조 외부에 형태의 배열 안테나로 빔형성 및 방향의 빔조향 가능 구조

포물형 리플렉터 패턴과 개 지향성 빔 패턴

형태의 타원형 리플렉터 안테나에서 빔가변형 패턴 설계

개의 각 포트를 조향하는 타원형 리플렉터 플라즈마 패턴 구조로 개 패턴을 연속적으로 스위칭하여 단일포트를 여기하는 구조

타원형 리플렉터 패턴 산출물

※

안테나 제어 알고리즘 설계서

제어칩 설계

l 변환기 설계

전류 센싱을 통한 구동 방식의 전력 변환기 회로 개발

출력 전압 구동 전류

최대 효율

변환기 설계도 및 시뮬레이션 결과

l 설계

다이오드의 정전류 구동을 위한 정전류 조정기 개발 신호를 이용한 다이오드 전류 제어 가능 정전류 동작 영역

전류 조정기 설계도 및 시뮬레이션 결과

l 변환기 설계

한 개의 인덕터로 다양한 출력 전압을 갖는 변환기 개발

출력 전압 구동 전류

최대 전력 변환 효율

변환기 설계도 및 시뮬레이션 결과

l 고효율 변환기를 위한 모듈레이터 설계

국제학술대회 논문 건 국내학술대회 논문 건 국내 국제 특허 출원중 한 개의 증폭기로 차 루프필터를 구현한 델타 시그마 모듈레이터 개발 동작 주파수 신호 대역폭

전력소모

차 델타 시그마 모듈레이터 및 시뮬레이션 결과 산출물:

※

블록 상위설계서 블록 상세 설계서

- ,

제어 칩 공정

l 변환기 제작

크기

및 검증

입력전력 출력전력

변환기 레이아웃

l 제작 크기

및 검증

출력 전력

전류 조정기 레이아웃

l 변환기 제작

크기

및 검증

직렬 저항 감소를 위한 제작

변환기 레이아웃

l 고효율 변환기를 위한 모듈레이터 제작 크기

및 검증

단일 연산증폭기를 이용한 차 델타 시그마 모듈레이터 레이아웃 산출물:

※

블록 레이아웃 설계서 제어 칩 시험 시제품

- -

제어 칩 동작 성능 시험

l 제어칩 동작 측정

년 월말 현재 칩 측정 진행 중

계획대비 지연사유 반도체 업체 의 월 공정일정

으로 인해 원래의 계획에 비해 개월 지연되어 칩 제작이 진행됨 년 월 일 되었으며 월 중 측정 완료

반도체 플라즈마 기반 하이브리드 리플렉터 안테나 제작

l 차 제작

이용 유전율

기판 크기

낮은 유전율로 인해 리플렉터 길이 및 안테나 크기 증가

기판 기반의 반도체 플라즈마 하이브리드 리플렉터 안테나

l 차 제작 기판 이용 유전율 기판 크기

높은 유전율로 인해 이플렉터 길이 및 안테나 크기 감소 외부 저항 삽입으로 동작 전류의 안정화

기판 기반의 반도체 플라즈마 하이브리드 리플렉터 안테나

※ 산출물

반도체 플라즈마 하이브리드 리플렉터 안테나 시제품

반도체 플라즈마 기반 하이브리드 리플렉터 안테나 성능시험

l 도체 플라즈마 하이브리드 리플렉터 안테나의 반사계수 측정

매칭 특성을 확인하기 위해 를 이용한 반사계수 측정 유효 매칭 구간 대역에서 이하의 반사계수 달성

변화 시 에 큰 차이는 없음

주파수에 따른 측정 결과

l 반도체 플라즈마 하이브리드 리플렉터 안테나의 무반사실 시험환경 무반사실 안테나 챔버 측정 대덕테크노밸리 고주파부품지원센터 배터리팩을 이용한 전원공급

대역에서 도 빔패턴 측정 변화에 따른 빔패턴 변화 측정

반도체 플라즈마 하이브리드 리플렉터 안테나 무반사실 시험 환경

l 무반사실 측정 결과 주파수에 따른 이득 특성 안테나 전방 방향의 최대 이득 측정

안테나의 전방 방향

유효 매칭 구간인 대역에서 이상 에서 이상의 이

득을 보임

에서 으로 변화할 때 최대 의 이득 차이를 보임 반도체 플라즈마 리플렉터의 재구성 특성 확인

주파수에 따른 이득 측정 결과

변화에 따른 이득 차이

l 무반사실 측정 결과 방위각에 따른 빔 패턴 변화 특성 방위각 도 변화에 따른 빔 패턴 측정

에서 으로 변화할 때 전방 도 부근 을 중심으로 더 강한 방사 패턴 확인 반도체 플라즈마 리플렉터의 정상 동작 확인

방위각 빔 패턴

방위각 빔 패턴

l 반도체 플라즈마 리플렉터 안테나 허용 전력 측정 안테나 허용 전력을 측정하기 위한 전력 인가 시험

출력 전력 측정

출력전력 측정 및 시험 환경

안테나에 전력 인가 후 리플렉터의 전류 변화 측정 변화 없음 리플렉터가 의 전력을 충분히 허용하는 것을 확인

전력 인가 측정 및 시험 환경

※ 산출물

반도체 플라즈마 하이브리드 리플렉터 안테나 시험서

기술개발결과

논문 실적

구분

특허 논문 표준화

기 술 이 전

상용 화 백만

원

기술 료 백만

원 성 과 홍 보

국제 국내 비 국제 국내

출 원

등 록

출 원

등 록

국 제

국 내

기고 서제 출

기고 서채 택

표준 안채 택

기고 서제 출

기고 서채 택

표준 안채 택 계획 건

실적 건

순번 구분

국내

( /국외) 논문명 학술지명 주저자명 일시

SCI 등재 여부

발생 차수

1 국외

학술대회

Loop Stability Compensation Technique for Continuous-Time Common-Mode Feedback Circuits

International SoC Design Conference (ISOCC) 2015

조영균 2015.11.01 x 1

2 국외

학술대회

A Frequency-Reconfigurable Dipole Antenna Using a Tapered Impedance Matching Structure

Asian Workshop on Antennas and Propagation

(AWAP) 2016

박장순 2016.01.27 x 1

3 국외

학술대회

Optimization of the Intrinsic Length of a PIN Diode for a Reconfigurable Antenna

International Conference on

Electronics, Information, and

Communication (ICEIC) 2016

김다진,

방태욱 2016.01.28 x 1

4 국외

학술대회

An mm-Wave VCO with a high-speed amplitude modulation

International SoC Design Conference (ISOCC) 2015

이희동 2015.11.04 x 1

5 국내

학술대회

단일 연산증폭기를 사용한 2차 루프필터 설계

한국전자파학회 종합학술대회

논문집

조영균 2015.11.27 x 1

6 국내

학술대회

Single Opamp Third-Order Loop Filter for Low-Power Delta-Sigma Modulator

한국전자파학회

하계종합학술대회 조영균 2015.08.20 x 1

7 국내

학술대회

저전력 CMOS 스위치를 이용한

크기의 단일 체인

/20 RF MIMO

λ 안테나

한국전자파학회

하계종합학술대회 조영균 2015.08.20 x 1

지적재산권 실적

국제특허 2.2.2

순번 특허 명칭 출원번호

출원일

등록번호

등록일 기관명 발생

차수 1 반도체 플라즈마 안테나 장치 10-2015-0101880

(2015.07.17.)

한 국 전 자 통 신

연구원 1

2 반도체 소자 및 그 캐리어 농도 조절방법, 10-2015-0126439 (2015.09.07.)

한 국 전 자 통 신

연구원 1

3 광대역 매칭이 가능한 임피던스 변환기 10-2016-0004789 (2016.1.14.)

세종대학교

산학협력단 1

4 3차 루프필터 및 이를 포함하는 델타 시그마- 변조기

10-2016-0007134 (2016.01.20.)

한 국 전 자 통 신

연구원 1

번

호 특허 명칭 출원번호

출원일

등록번호

등록일 기관명 발생

차수

기술 개발 내용

정량적 목표 대비 실적 (1차년도)

평가 항목

주요성능 단위

전체 항목에서

비중

세계최고 수준 보유국 보유기업

연구개발 전 국내수준

개발 목표

개발 실적 평가 방법

성능수준 성능수준 최종

당해 연도

플라즈마 전하 밀도 cm^{-3 나 항목측정}

참조

동작 주파수 미국

반사손실 마 항목측정

참조

이득안테나 리플렉터 안테나

하이브리드 타입 미국

무반사실 마 항목측정

참조

고도각 도 _해당없음^차년도

안테나 복사 효율 _해당없음^차년도

허용 전력 마 항목^측정

참조

안테나 재구성 여부 불가능 _빔형성^가능 _해당없음^차년도

안테나 소형화 지수 _해당없음^차년도

논문 편

특허 건

용 상용 빔포밍 안테나와 비교

동작주파수 대역은 를 의미함

독립적인 안테나 전체 개수

가 . 반도체 플라즈마 리플렉터 하이브리드 안테나 구조 설계

반도체 플라즈마 리플렉터를 이용한 안테나 구조 (1)

반도체 플라즈마 디바이스의 성능 검증을 위한 안테나 구조 제안

□

반도체 플라즈마 디바이스 단위 셀을 제작하고 난 뒤 이를 안테나 요소로 활용하여 셀의 동작,

◦

및 성능 검증 필요

반도체 플라즈마 디바이스의 ON-OFF 변화에 따라 안테나의 성능 변화를 감지할 수 있는 구조

◦ 고안

야기 우다 안테나의 일부 안테나 요소를 반도체 플라즈마 디바이스로 대체하여 재구성 가능한-

◦

하이브리드 형태 안테나 구현 가능

기존 금속 야기 우다 안테나 구조 및 동작 원리 -

□

금속 야기 우다 안테나는 대표적인 지향성 안테나 중 하나로- 1926년 개발된 이래 HF, VHF,

◦

대역의 고이득 안테나로서 널리 쓰여왔음

UHF .

다이폴 또는 모노폴 구조의 급전 안테나와 하나의 리플렉터 그리고 다수의 디렉터로 구성됨 급, .

◦

전 안테나에 의해 방사된 전파가 리플렉터를 통해 반사되고 디렉터를 통해 폭이 좁아지면서 높 은 이득을 갖게 되는 동작 원리를 가짐 디렉터의 수가 많을수록 폭이 좁고 이득이 높은 방사. 패턴 형성.

급전 안테나에서 방사된 신호의 일부가 리플렉터에 의해 반사되어 반대의 방향의 전파에 기여하

◦

기 때문에 리플렉터의 유무에 따라 이득의 차이가 발생하게 됨.

금속 기반 야기 우다 안테나

< - >

□ 반도체 플라즈마 리플렉터 하이브리드 안테나 구조

금속 야기 우다 안테나의 리플렉터를 반도체 플라즈마 디바이스로 대체하여 하이브리드 안테나-

◦

구조 고안

에 금속으로 이루어진 급전 안테나와 디렉터를 제작하고 직선 형태의 PCB (Printed Circuit Board)

◦

플라즈마 디바이스 어레이를 리플렉터로 활용, PCB에 부착하여 하이브리드 형태 구현

반도체 플라즈마 리플렉터의 ON-OFF 변화에 따른 이득의 변화를 측정하여 반도체 플라즈마 디

◦

바이스의 성능 검증

반도체 플라즈마 리플렉터 하이브리드 안테나

< >

리플렉터 구동을 위한 전원 연결 구조는 방사 방향과 반대되는 부분에 구성함 반도체 플라즈마.

◦

디바이스에 형성된 전극 패드를 본딩 와이어를 통해 전원연결선에 연결함 전원 연결선은 각각. 와 단자에 연결되에 플라즈마 활성화를 위한 전원을 공급하게 됨

(+) (-) .

반도체 플라즈마 리플렉터 하이브리드 안테나 전원연결 구조

< >

수직 플라즈마 디바이스 구조 (2)

반도체 플라즈마 디바이스의 성능 향상을 위한 수직 디바이스 구조 제안

□

수직형 PIN 다이오드 구조 고안을 통해 진성 영역에 고른 전하 분포를 얻을 수 있도록 함

◦

전하의 고른 분포는 플라즈마 디바이스의 반사 효율을 효과적으로 높일 수 있음

◦

수직 플라즈마 디바이스 구조 >

＜

나 . 반도체 플라즈마 디바이스 단위공정 개발

반도체 플라즈마 디바이스 단위 셀 구조 설계 (1)

반도체 플라즈마 디바이스 단위 셀 기반 구조 모색

□

반도체 플라즈마 생성 구조 전자 디바이스 종류

◦

다이오드

- (PN Diode, PIN Diode) 전계 효과 트랜지스터

- (Field-Effect Transistor (FET))

안테나로 동작 가능한 반도체 플라즈마 디바이스로써 PIN Diode의 활용

◦

는 전류가 흐르는 채널 영역이 진성 반도체로 구성되어 상태에 - PIN Diode (channel) (intrinsic) off

서는 안테나로 동작을 하지 못하지만 on 상태가 되었을 때 형의 양극p (anode)와 형의 음극n 에서 주입이 되는 캐리어 로 인해 전도도가 증가하여 안테나로써 동작이 가능 (cathode) (carrier)

해지게 됨. SOI(Silicon-On-Insulator) 기반의 PIN Diode를 제작하였을 때 캐리어를 채널 내에, 잘 가둘 수 있으므로 성능이 증폭될 수 있음.

는 반도체 웨이퍼 에 빈 공간 없이 불순물이 주입 되므로 항상 - PN Diode (wafer) (ion implantation)

반도체 플라즈마가 존재하게 되어 조절이 불가함.

전계 효과 트랜지스터는 전류가 흐르는 채널 영역에 불순물이 주입되어 있지 않아 플라즈마를 -

생성 소멸시킬 수 있어 조절이 가능함 하지만 반도체 플라즈마 안테나로 동작이 가능하기 위/ . 해서는 on 상태와 off 상태일 때 디바이스의 전도도 변화가 명확해야하기 때문에 게이트(gate) 전극이 드러나 있는 전계 효과 트랜지스터는 안테나로써의 효용 가치가 떨어짐.

반도체 플라즈마 디바이스 문헌 조사 PIN Diode

◦

- IEEE Transactions on Microwave Theory and Techniques, vol. 51, no. 6, June 2003

문헌상으로는 처음으로 구조를 이용하여 재구성 가능한 반도체 플라즈마 안테나의

. pin diode

개념을 제시.

제시된 반도체 플라즈마 디바이스 도식

< PIN Diode >

반도체 플라즈마 안테나 기본 구조 도식

< >

- United States Patent, US 6,617,670 B2, Sep 2003

배열 형태의 를 이용한 반도체 플라즈마 안테나 구조를 제시

. PIN Diode .

제시된 배열 형태 반도체 플라즈마 안테나 구조 도식

< PIN diode >

- Microelectronic Engineering, vol. 145, pp. 49-52, Mar 2015

실험 및 시뮬레이션으로 재구성 가능한 플라즈마 안테나의 특성 확인 평가

. PIN Diode / .

제작된 반도체 플라즈마 안테나 구조

< >

제작된 반도체 플라즈마 안테나의 결과 그래프

< S11 >

반도체 플라즈마 디바이스 단위 셀 설계

□

반도체 플라즈마 디바이스 단위 셀 시뮬레이션 최적화 PIN Diode

◦

시뮬레이션 툴 및 디바이스 구조와 파라미터

- (Simulation Tool) (parameter)

시뮬레이션 툴 실바코 아틀라스 디바이스 시뮬레이터: (Atlas User’s Manual: Device

‧

Simulation Software, Silvaco Int., Santa Clara, CA, USA, 2008.)

디바이스 기본 구조 도식 성능 증폭을 위해: SOI 기반의 웨이퍼를 선택

‧

시뮬레이션 상에서 구현된 디바이스 구조 도식

< >

디바이스 기본 구조의 파라미터

‧

Li 진성 채널 영역 길이 Lc 전극 불순물 영역 길이/ Tsi 실리콘 영역 두께

xj 정션(junction) 두께 시뮬레이션을 통한 특성 분석

- PIN Diode

동작 전압에 대한 전하밀도 분석 시뮬레이션을 통해 분석한 결과로 미루어 보았을 때 전압: ,

‧

이 높아질수록 채널을 통해 흐르는 전류량은 증가하게 됨 전류량이 증가할수록 캐리어의 밀. 도도 증가하기 때문에 전압이 커질수록 캐리어의 밀도도 함께 증가함.

의 동작 전압에 대한 전하 밀도 분석

<PIN Diode >

정션 두께(

‧ xj)에 대한 전하밀도 분석 시뮬레이션을 통해 분석한 결과로 미루어 보았을 때 정: , 션 두께가 얇을수록 채널 전체 영역에서의 캐리어 유입이 늦어져 같은 동작 전압에서 전하 밀도가 미세하게 차이가 나는 것을 확인함 하지만 그 차이는 크지 않음. .

의 정션 두께에 대한 전하 밀도 분석

<PIN Diode >

진성 채널 영역 불순물 농도에 대한 전하밀도 분석 시뮬레이션을 통해 분석한 결과로 미루:

‧

어 보았을 때 진성 채널 영역 불순물 농도가 낮을수록 같은 동작 전압에서 전하밀도가 높은, 것을 확인.

의 진성 채널 영역 불순물 농도에 대한 전하 밀도 분석

<PIN Diode >

진성 채널 영역 길이(

‧ Li)에 대한 전하밀도 분석 시뮬레이션을 통해 분석한 결과로 미루어 보: 았을 때 진성 채널 영역 길이가, 100 μm 부근에서 전하밀도가 10¹⁷ cm^-3 이상 확보가 됨.

의 진성 채널 영역 길이에 대한 전하 밀도 분석

<PIN Diode >

실리콘 영역 두께(

‧ Tsi)와 진성 채널 영역 길이에 대한 동작 전력 분석 시뮬레이션을 통해 분: 석한 결과로 미루어 보았을 때 실리콘 영역 두께가 얇을수록 같은 동작 전압에서 흐르는 전, 류는 낮지만 전류밀도는 크기 때문에 동작 전력 관점에서 이득을 볼 수 있음 진성 채널 영, . 역 길이는 짧을수록 전류가 증가하고 동작 전압은 감소하기 때문에 동작 전력이 최적화되는, 지점이 존재함.

의 실리콘 영역 두께와 진성 채널 영역 길이에 대한 전력 분석

<PIN Diode >

반도체 플라즈마 디바이스 단위 셀 설계 PIN Diode

◦

고전하밀도를 위한 기술 -

구조 최적화는 앞서 시뮬레이션을 통해 얻어낸 정보를 통해 진성 채널 농도와 실리콘 영역

‧

두께를 최소한으로 하는 SOI wafer를 특수 제작.

공정 최적화는 surface passivation 공정과 forming gas annealing (FGA) 공정을 통해 표면에

‧

존재하는 trap을 제거해 carrier recombination을 방지하여 소자의 전도도를 최대한으로 끌어 올릴 수 있도록 설계.

고전하밀도를 위한 기술 공정 최적화 과정

< – >

반도체 플라즈마 디바이스 단위 셀 설계 조건 변수 진성 채널 영역 길이

- PIN Diode : (Li), 채널

의 폭(W), 전극 불순물 영역 길이/ (Lc)

시뮬레이션을 통해 얻은 내용을 기반으로 PIN Diode 반도체 플라즈마 디바이스 단위 셀 레

‧

이아웃을 제작함 특히 진성 채널 영역 길이는 전력과 성능의 조정이 필요하기 때문에 다양. , 한 조건을 갖도록 설계.

Li ( mμ ) 50, 90, 100, 110, 120, 150 W ( mμ ) 200, 400, 600

Lc ( mμ ) 10, 20, 50

반도체 플라즈마 디바이스 단위 셀 레이아웃 - PIN Diode

단위 셀 및 전극 구조 설계 예 다른 종류의: PIN Diode 단위 셀 수가 총 7*3*3 = 63 개임.

‧

그 중 예로 아래와 같이 세 가지 조건의 단위 셀 레이아웃을 대표 도식화함.

의 플라즈마 디바이스 단위 셀 레이아웃 예

<PIN Diode >

단위 셀 및 전극 구조 비아 홀 (via hole) 레이아웃 전극 영역 길이도 디바이스 변수이므로:

‧

비아 홀의 크기도 디바이스 조건에 따라 각각 다름.

의 플라즈마 디바이스 단위 셀 비아 홀 레이아웃

<PIN Diode >

얼라인 키 (Align Key) 레이아웃 포토 리소그래피: (photo-lithography) 공정 시 마스크 (mask)

‧

와 웨이퍼를 정렬시키기 위하여 얼라인 키 레이아웃이 필요함 공정 시에 레이어. (layer) 순 서는 액티브 영역 정의[ (Active Define) 레이어 -> n형 불순물 레이어 -> p형 불순물 레이어

비아 홀 레이어 전극 레이어 임 -> -> ] .

의 플라즈마 디바이스 단위 셀 얼라인 키 레이아웃 순서도

<PIN Diode >

단위 셀 및 전극 구조 전체 레이아웃 가 에서 정리된 조건들의 디바이스를 배치하여 전체: ( )

‧

레이아웃을 도식화하면 다음과 같음.

단위 셀 및 전극 구조 전체 레이아웃 중 좌측 상단 확대 도식

< >

단위 셀 및 전극 구조 전체 레이아웃

< >

반도체 플라즈마 디바이스 단위 셀 공정

□

단위 셀 공정 공정 시뮬레이션을 기반으로 얻은 조건을 기반으로 공정 조건을 결정함

PIN Diode : .

◦

액티브 영역 정의 가 제작될 부분을 제외한 나머지 부분은 부

- (Active area define): PIN Diode

분 산화 (LOCOS: LOCal Oxidation of Silicon)을 통해 전류가 새어나가지 않도록 함.

액티브 영역 정의 단계

< >

형 불순물 주입 디바이스 셀의 형 반도체 형성을 위함

- n : PIN Diode n .

형 불순물 주입 단계

<n >

형 불순물 주입 디바이스 셀의 형 반도체 형성을 위함

- p : PIN Diode p .

형 불순물 주입 단계

<p >

비아 홀 형성 전류가 전방 전극으로 모두 빠지게 되는 전류 모서리 집중 현상

- : (Current

을 방지하기 위하여 비아 홀 형성 공정이 들어가게 됨

Crowding Effect) .

비아 홀 형성 단계

< >

전극 형성 전압을 인가하기 위한 전극을 형성함

- : .

전극 형성 단계

< >

현미경 확인 상기 단계를 거쳐 완성된 디바이스 셀을 현미경 사진으로 - (Inspection): PIN Diode

확인함.

완성된 단위 셀 현미경 사진

< PIN Diode >

반도체 플라즈마 디바이스 단위 셀 측정

□

완성된 PIN Diode 단위 셀 측정

◦

완성된 단위 셀은 를 이용하여

- PIN Diode Agilent社 4156B Semiconductor Parameter Analyzer 2 단자로 각각 양극 음극으로 측정함/ .

문헌 상 전기적 특성과 비교 교과서 논문 등에서 등장하는 의 전기적 특

- PIN Diode : , PIN Diode

성을 살펴보면 전압이 낮을 때에는 재결합, (recombination) 효과가 주요한 전류 흐름의 원인이 되고 점차 증가함에 따라, P/N 영역에서 채널 쪽으로의 확산 (diffusion) 효과가 전류 흐름의 주 요한 요인이 되면서 전류가 지수적으로 증가하는 모습을 보임 인가되는 전압이 매우 커지는. 영역에 도달하게 되면 전류가 오믹 (Ohmic) 저항처럼 선형적으로 증가하는 형태를 보이게 됨. 실험 결과도 문헌과 같은 특성을 보임을 확인함.

문헌 상 전기적 특성과 비교 그래프

< PIN Diode >

진성 채널 길이에 따른 성능 비교 시뮬레이션에서 확인했던 바와 같이 진성 채널 길이가 짧

- :

을수록 같은 전압에서 캐리어가 더 많이 모이게 되어 전류도 상대적으로 크게 나타남을 확인 함.

진성 채널 길이에 따른 성능 비교 그래프

< >

진성 채널 너비에 따른 성능 비교 채널 너비가 커질수록 전류가 흐르는 영역이 비례하여 넓

- :

어지므로 전류도 함께 증가함을 확인.

진성 채널 너비에 따른 성능 비교 그래프

< >

전극 길이에 따른 성능 비교 전극 길이에 따라서는 전기적 특성에서 큰 차이가 없음을 확인

- :

전극 길이에 따른 성능 비교 그래프

< >

전도도 계산 전도도는 디바이스의 크기에 시킨 후 전압을 전류로

- (Conductivity) : normalization ,

나눈 값으로써 단위는 S (Siemens) 임. PIN Diode는 인가되는 전압에 따라 전류가 지수적으로 증가할 때 전도도도 함께 급격히 증가하기 때문에 순간 기울기 (transconductance) 를 통하여 전도도를 계산하여야 함 즉 아래와 같은 식을 따르며 채널 길이가. , 120 mμ 일 때 최대 전도도, 를 보임을 확인

인가 전압에 따른 전도도 변화 그래프 장비 최대 전류를 넘는 순간부터는 전도도는

< – 0>

반도체 플라즈마 디바이스 어레이 셀 개발 (2)

반도체 플라즈마 디바이스 어레이 셀 기반 구조 설계

□

양극 음극이 번갈아가며 배치되는 반도체 플라즈마 디바이스 어레이 셀 구조/

◦

기존 문헌에서 제시되었던 채널 고립 구조를 벗어나서 양극 음극이 번갈아가면서 존

- (isolation) /

재하는 새로운 구조의 반도체 플라즈마 디바이스 어레이 셀을 제시. PIN Diode를 직렬로 연결 을 하여 각 디바이스 셀 사이에는 금속으로 연결함 한 세그먼트( ) (segment)가 형성됨 여기서. , 세그먼트들이 연결이 되면 한 개의 플라즈마 어레이 셀을 구성할 수 있음 예시 도식은 아래와. 같음.

양극 음극이 번갈아가며 배치되는 반도체 플라즈마 디바이스 어레이 셀 구조

< / >

반도체 플라즈마 디바이스 어레이 셀 설계

□

반도체 플라즈마 디바이스 어레이 셀 구조 최적화

◦

반도체 플라즈마 디바이스 어레이 셀 구조 파라미터 -

n 한 세그먼트에 존재하는 디바이스 단위 셀 개수 m 한 어레이 셀에 존재하는 세그먼트 개수

Lseg 한 세그먼트 길이 Lref 한 어레이 셀 길이

한 세그먼트는 진성 채널이 n 개 존재하고, 2n 개의 전극이 존재하게 되므로 아래와 같이 표

‧ 현됨.

한 어레이 셀은 진성 채널과 전극이 각각 n, 2n 개 존재하게 되므로 아래와 같이 표현됨.

‧

반도체 플라즈마 디바이스 어레이 셀 설계

◦

반도체 플라즈마 디바이스 어레이 셀 설계 조건 변수 진성 채널 영역 길이

- : (Li), 채널의 폭

(W), 어레이 셀 길이(Lref)

Li (μm) 90, 100, 110, 120 W (μm) 400

Lref (mm) 14, 16, 18, 20, 22

반도체 플라즈마 디바이스 어레이 셀 레이아웃 -

반도체 플라즈마 디바이스 어레이 셀 전체 구조 앞서 언급한 바와 같이 양극 음극이 번갈아: /

‧

서 배치되어있는 구조가 기반이 됨 한 어레이 셀의 전체 크기는. 24mm X 5mm이며 액티브 영역을 제외한 부분은 전도도가 매우 낮은 실리콘 혹은 옥사이드 영역임 전압을 인가할 와. 이어에 연결이 되는 패드는 100 m X 100 mμ μ 크기를 가지며 전극 너비는 40 mμ 임.

반도체 플라즈마 디바이스 어레이 셀 전체 구조 도식

< >

반도체 플라즈마 디바이스 어레이 셀 레이아웃 예 다른 종류의 반도체 플라즈마 디바이스:

‧

어레이 셀 수가 총 4*5 = 20 개임 그 중 예로 아래와 같이 한 개의 반도체 플라즈마 디바이. 스 어레이 셀 레이아웃을 대표 도식화함.

의 플라즈마 디바이스 단위 셀 레이아웃 예

<PIN Diode >

반도체 플라즈마 디바이스 어레이 형 형 반도체 배치 모든 어레이 셀 기준으로 가장 우측n /p :

‧

에 존재하는 전극이 양극 즉 형 반도체로 구성되며 그 다음부터는 양극 음극이 번갈아가면, p / 서 존재하도록 설계.

가장 우측에 존재하는 형 반도체 레이아웃

< p >

얼라인 키 (Align Key) 레이아웃 단위 셀 레이아웃과 동일: .

‧

단위 셀 및 전극 구조 전체 레이아웃 가 에서 정리된 조건들의 디바이스를 배치하여 전체: ( )

‧

레이아웃을 도식화하면 다음과 같음.

반도체 플라즈마 어레이 셀 전체 레이아웃

< >

반도체 플라즈마 디바이스 어레이 셀 공정

□

반도체 플라즈마 디바이스 어레이 셀 공정 단위 셀 공정과 같은 순서 같은 공정 조건으로 진행: , .

◦

현미경 확인 광학현미경 및 를 통해 공정이

- (Inspection): SEM (Scanning Electron Microscopy) 완료된 어레이 셀을 확인함.

반도체 플라즈마 어레이 셀 현미경 사진

< >

반도체 플라즈마 디바이스 어레이 셀 측정

□

반도체 플라즈마 디바이스 어레이 셀 측정: PCB에 어레이 셀을 통합 (integration)하기 이전에 DC

◦

측정을 통해 디바이스의 동작 특성 점검함. FGA 전후 특성을 비교하였을 때 전도도가 최대, 15 % 까지 증가하는 것을 확인 또한 앞서 단위 셀에서 확인된 결과와 같이 채널길이가. , 120 μm일 때,

이상으로 최대 전도도

4000 S/m 를 보이는 것을 확인함 계산된 전도도를 통해서. 전하 밀도를 계산 하였고, 약 5x10¹⁷ cm^-3 에 도달함을 확인 계산법은 아래와 같음. .

전후 전도도 특성 그래프

<FGA >

플라즈마 어레이 전하밀도 계산

< >

다 . 반도체 플라즈마 단위 셀 및 어레이의 RF 등가모델 개발

반도체 플라즈마 단위 셀에 대한 실효 등가 모델 개발

(1) RF

반도체 플라즈마 단위 셀에 대한 RF 등가모델 매질 필요성 ( )

□

◦ 동작 주파수 5 GHz에서 전자파의 파장 자유공간

- : 60 mm

기판 를 고려했을 때 약

- Aluminum nitride substrate ( ) : 25 mm

◦ 반도체 플라즈마 디바이스 셀의 크기 약

- h1 ~ h4: 1 um ~ 50 um

파장으로 환산 시 정도 반도체 플라즈마 디바이스 셀의 크기가 작음 - 1/500 ~ 1/25,000

기존 방식 문제점:

◦ 3차원 전자장 해석에 많은 소요 시간 소요

반도체 플라즈마 디바이스 셀의 단면 구성 및 규격

< >

□ RF 등가모델 매질 개발 방법 ( )

배경 유효매질 파라미터: (constitutive parameters of an effective medium) 추출법에 기반 한 등

◦

가 매질 구성 방법

입력 값 파라미터 반사 및 투과 계수

- : S ( )

출력 값 유효 등가 매질의 유전율 투자율 전파 임피던스

- : ( ) , ,

반도체 플라즈마 디바이스 셀의 구성 및 규격

< >

◦ 실제 반도체 플라즈마 채널의 전기 전도도에 따라 추출된 유효매질 파라미터의 결과는 다음 그 림과 같다 그림에서 파란색 선은 실수부 빨간색 선은 허수부를 각각 의미함. , .

전기전도도 전기전도도

(a) = 0.01 S/m (b) = 10⁴ S/m

반도체 플라즈마 채널의 전기 전도도에 따른 유효매질 파라미터 추출 결과

< >

위의 유효매질은 균질(homogeneous)하며 각 파라미터들은 주파수에 따른 함수로 나타남 계산, .

◦

된 균질 유효매질이 실제 본 과제에 적용될 수 있는지 여부를 실제 안테나 시뮬레이션을 통하 여 검증함.

사용된 안테나는 본 과제를 통하여 제안한 모노폴 야기 우다 안테나로 그 형상은 아래와 같음- .

◦

제안된 모노폴 야기 우다 안테나 형상

< - >

위의 안테나 형상에서 플라즈마 리플렉터 부분을 원래대로 모두 모델링 한 것 (real model)과 유

◦

효매질로 대체하여 모델링 (effective model) 한 시뮬레이션 한 결과를 비교하여 유효매질의 정, 확성 및 적용 가능성을 검증

비교 결과

<Realized gain >

파라미터 비교 결과

<S11 >

해석 소요시간

◦

약 분 - Real model: 70

약 분 - Effective model: 10

위의 그림에서 볼 수 있듯이 서로 다른 전기전도도를 갖는 반도체 플라즈마 채널에 대하여, real

◦

과 의 결과가 비교적 잘 일치하며

model effective model , 해석소요시간도 크게 단축됨을 확인함.

반도체 플라즈마 리플렉터의 최적 배치 방법 도출 2)

□ 야기 우다 모노폴 기반 안테나 제안 -

기존의 PCB 기판으로 제작된 야기 우다 안테나의 경우 급전 안테나로써 다이폴 안테나가 사용-

◦

되어 왔으며 후방으로부터 급전됨 하지만 이러한 급전 방식의 경우 후방에 위치한 접지면이 리. 플렉터의 역할을 하여 반도체 플라즈마 리플렉터 유무에 따른 안테나 이득 차이가 없음.

모노폴 안테나는 측면에서 급전되기 때문에 이러한 문제가 발생되지 않으며 또한 후방에 위치,

◦

하게 될 바이어스 라인과의 전자기적 커플링 효과를 방지할 수 있음.

측면에 위치한 접지면은 사다리꼴 모양이며 이러한 형태의 접지면은 안테나 이득을 극대화 시킬

◦

수 있음.

바이어스 전류에 의한 기판의 발열 문제를 해결하기 위해 열전도율이 높은 aluminum nitride 기

◦

판을 사용.

반도체 플라즈마 리플렉터 안테나 구조

< >

□ 복사 편파에 따른 플라즈마 리플렉터의 최적 on/off 방법 제시

모노폴에서 복사되는 빔은 x-편파에 있으며 플라즈마 디바이스가 리플렉터로 활용되기 위해선,

◦

동일한 x-방향으로 위치해 있어야 함.

이는 일반적인 야기 우다 안테나의 형태이며 앞서 제시된 안테나 구조에서 별도의 구조 변화를- ,

◦

줄 필요가 없음.

측면 급전 방식이기 때문에 비교적 전자기적 간섭이 덜한 후방에서 바이어스 전압 인가가 가능

◦

하며 바이어스 라인은 본딩 와이어를 통해 플라즈마 디바이스에 형성된 전극 패드와 연결되어, 바이어스 전압 인가.

복사 편파 및 바이어스 전압 인가

< >

□ 안테나 성능 향상을 위한 플라즈마 리플렉터의 최적 배치 방법 도출

◦ ) 및 플라즈마 리플렉터와 모노폴 사이 거리 ()는 반도체 플라즈마 채널이 리플렉터로 동작할 수 있을 만큼 전도도가 충분히 높다고 가정했을 때 전파의 위상 변 화를 계산하여 근사적으로 계산될 수 있음.

계산에 의하면

◦ 은 _/2 보다 약 5% 길고, 는 모노폴에서 직접 복사되는 빔 (direct beam)과 리 플렉터에 의해 반사되는 빔 (beam 3)이 보강 간섭될 수 있는 약 _/4를 가짐.

전

- 파 및 반사에 의한 위상 변화를 계산하여 근사값을 구할 수 있음.

- _{ }: 유효 파장

안테나 복사 패턴

< >

반도체 플라즈마 채널이 리플렉터로써 동작할 수 있는 전도도 (

◦ _{ } [S/m]) 값을 도출하기 위

한 시뮬레이션의 결과가 다음 그림과 같음 반도체 플라즈마 리플렉터에 평면파를 입사하여 그. 에 따른 S11 (반사계수 를 추출) .

이 클수록 반사가 일어나기 쉬우며 리플렉터로 활용할 수 있음을 의미

- S11 .

최소한

◦ ^ S/m 이상은 되어야 반도체 플라즈마 채널이 리플렉터로 동작할 수 있음을 알 수 있 음.

반도체 플라즈마 채널의 전도도에 따른 파라미터

< S11 >

◦ 전도도 ^ S/m의 반도체 플라즈마 채널에 대해 리플렉터와 모노폴 사이 거리 (d)를 _/4 주변 으로 시뮬레이션 하여 최적의 거리 추출.

반도체 플라즈마 리플렉터를 갖는 리플렉터 안테나의 성능 시뮬레이션 3)

시뮬레이션 개요

□

반도체 플라즈마 채널의 전도도 (sigma [S/m]) 및 바이어스 라인 개수에 따른 S11 (반사계수 및)

◦

안테나 전 후방 이득 복사 패턴 시뮬레이션/ , . - off: sigma = 0.01 / on: sigma = ^ ^ ^ ^

바이어스 라인 개

- : 11, 22 안테나 면

- (: 0~360°,  = 0)에 대한 복사 패턴

안테나 전 후방 이득 개념도

< / >

안테나 복사 패턴 개념도

< >