RF부와의 인터페이스는 신호 인터페이스와 제어 인터페이스가 있다. 신호 인터페이스는 신호처리기의 ADC 보드에서 RF부 수신 신호를 수신하고 샘플링을 수행하기 위한 인터페이스이다. 신호 인터페이스에는 앞에서 설명한 바와 같이 4채널 IF 수신 신호, 샘플링 클럭, 트리거 신호가 있다.
4채널 수신 신호는 표적에서 반사되어 안테나에서 수신하는 FM 신호를 RF부에서 IF 비트 주파수 신호로 변환한 신호이다. 이 신호들은 모두 신호처리기의 ADC 보드에서 수신하게 되며 SMA 커넥터 형태로 연결한다.
(신호처리 ADC 보드와 RF부 신호 인터페이스)
나) 제어 인터페이스
RF부와의 제어 인터페이스는 UART 통신을 통하여 수행된다. PC의 UART 통신은 USB 포트에 장착되는 USB/RS-422 변환기를 통하여 송수신기와 물리적으로는 RS-422로 통신한다. RF부 제어의 자세한 내용과 프로토콜은 RF부 설계 내용을 참조한다.
신호처리 GUI에서는 송수신기 설정 화면이 있어 정해진 프로토콜대로 RF부를 설정하여 시스템을 운영한다. RF부 설정에는 FM 주기, 대역폭 등의 초기값 설정, 운용모드 설정, 빔 테이블 전송 기능 등이 있으며 RF부에서 설계된 프로토콜대로 제어 명령들을 UART 통신을 통하여 RF부의 제어조립체로 전달한다. 필요한 설정을 수행한 후 시작 명령을 전달하면 RF부에서 FM 신호와 트리거를 생성하면서 동작하게 된다. RF부 설정은 신호처리 GUI에서 설정하지 않고 RF부 용 별도의 UI에서도 설정 가능하다.
다) 빔 조향 운영 시나리오
위상배열 레이더는 안테나 배열을 구성하는 위상천이기(phase shifter)와 감쇄기(attenuator)를 제어하여 빔을 전자적으로 조향하고 빔 패턴을 생성한다. 예를 들어, 송신배열, 수신배열 각각 8x8이면 송신 위상천이기 64개, 송신 감쇄기 64개, 수신 위상천이기 64개, 수신 감쇄기 64개를 제어해야 한다.
방위각/고각 조향각에 따른 위상천이기의 제어값은 위상배열 안테나 설계 시에 설계된 방법대로 설정하게 된다.
송신배열 위상천이기 64개 위상 제어값 예
7 60 5 16 49 39 47 57 33 41 32 22 49 59 48 36
28 16 26 37 4 59 5 13 51 61 53 40 0 11 2 55
37 26 36 43 15 6 14 24 52 63 55 44 8 20 10 63
47 38 47 59 33 21 30 39 11 20 9 0 30 39 31 17
수신배열 위상천이기 64개 위상 제어값 예
4 59 3 14 46 34 43 54 26 37 27 18 45 55 46 34
빔조향 제어값은 미리 테이블로 구성하여 두고 해당 각도에 대한 제어값을 RF부에서 설정한다. 실시간 제어가 가능한 시스템에서는 실시간으로 위상천이기와 감쇄기의 제어값을 생성하고 제어하게 되나 당해년도에 구현된 시스템은 PC 기반으로 구성되어 실시간 제어에 어려움이 있다. 따라서 방위각/고각 조향각 및 빔 패턴에 따른 위상천이기와 감쇄기의 제어값을 위상배열 안테나 설계 시에 설계된 방법대로 사전에 미리 산출하여 빔 테이블로 생성하고, 이 값을 신호처리기에서 RF부로 전송한 후에 시스템을 동작시키게 된다. 향후에 개발될 회로카드 조립체 형태의 신호처리기에서는 제어기가 FPGA 기반으로 구성되므로 실시간 제어가 가능하도록 구현될 것이다.
그림은 사용하는 빔 테이블의 예이다. 시험에서 사용할 여러 가지 스캔 패턴들에 대하여 이러한 빔 테이블을 미리 생성하여 두고, 그중 사용할 테이블을 선택하여 송수신기로 전송하게 된다. 위상 제어값과 이득 제어값은 RF부 안테나에서 설계한 방법대로 생성한다.
(빔 테이블 예)
다음은 본 개발에서 구현된 실제 빔조향 운영 방법이다. 신호처리기에서 빔 테이블을 전송하면 RF부에서는 빔 테이블을 내부 메모리에 저장한 후 첫번째 빔으로 위상천이기를 설정하고 이득값으로 감쇄기를 설정한 후 시작 명령을 대기한다. 신호처리기에서 시작 명령을 내리면 RF부에서는 FM 신호와 함께 트리거가 연속적으로 생성된다. 트리거는 신호처리기로 전달되고 송수신기 내부적으로도 사용한다. 신호처리기는 빔 테이블의 방위각/고각 각도 값을 이용하여 현재 빔의 각도 산출에 반영한다. 종료 명령을 내리면 FM 신호와 트리거의 생성이 종료되고 레이더의 스캔 동작도 종료된다.
다른 스캔 패턴을 사용하게 되면 빔 테이블을 새로 전송하고 동일한 방법으로 동작하게 된다.
(구현된 빔 조향 운영 방안)
다. 레이더 RF 송수신 핵심 IP 설계 1) FMCW Generator IP 설계
가) X-Band FMCW 레이더용 주파수 합성기 설계 내용
아래 그림은 X-밴드 FMCW 레이더용 주파수 합성기를 나타내며, 크게 PLL 와 FMCW 디지털 신호발생부로 구성된다. PLL은 PFD, 전하펌프, VCO, 카운터로 구성된다. FMCW블록은 시그마-델타 변조기, 디지털 첩 신호를 발생시키는 첩 발생부로 구성된다. 또한 내부에서 사용할 전류원과 전압원을 공급하기위해 BGR(Bandgap Reference Circuit)이 설계되어 내장되어 있으며 각 하위블럭에 1.2V – 1.6V의 전압을 공 급하는 전압레귤레이터(LDO)도 설계되었다. 그래서 외부 2 – 4V 사이의 전압이 레귤레이터를 통해서 1.2-1.6V 전압으로 하향조정되어 PLL 칩 내부의 각 회로에 공급이 된다.
(X-밴드 FMCW 레이더용 주파수합성기 구조)
아래 표에 FMCW 주파수합성기의 사양을 정리하였다. 주파수 가변범위는 9.2-10.2GHz이며, 시뮬레이션된 위상잡음은 100kHz 오프셋 주파수에서 -80dBc/Hz이며, 주파수 변조대역폭은 150MHz, 변조주기는 250µS 이다. 기준클럭은 50MHz를 사용했으며, 시그마-델타 변조기의 동작주파수는 최대 50MHz이며 첩 디지털 코드발생부의 클럭은 12.5MHz가 되고, 주파수 변조형태는 톱니파로 약 154개가 신호처리 되도록 트리거 신호가 첩신호가 매번 발생할 때마다 생성된다. 설계된 FMCW 신호발생기는 65nm CMOS공정을 사용해서 제작되었다.
아래 그림은 FMCW신호발생부를 전체 모델링해서 시뮬레이션한 결과로 톱니파 첩신호를 나타낸다. 그림 에서 나타난 것처럼 250µs마다 150MHz의 주파수변조가 일어나며 한 개의 첩이 끝날 때마다 주파수 천이 현상이 발생된다. 마지막 그림은 FMCW 신호발생기 레이아웃을 나타내며 면적으 1.0mm×1.2mm이다.
(표. FMCW 주파수합성기 사양정리)
성능 항목 Unit 설계 목표치
주파수 가변범위 MHz 9.2-10.2
동작 전압 V 2.5
위상잡음 dB -80dBc/Hz 100kHz offset
주파수변조폭 MHz 150
변조주기 µS 250
출력전력 dBm 3
기준클럭 주파수 MHz 50
fractional spur dBc 〈 -45 Technology : TSMC 65nm CMOS process
(X-밴드 FMCW 레이더용 주파수합성기의 Simulation 결과)
(X-밴드 FMCW 레이더용 주파수합성기 레이아웃)
2) Transmitter IP 설계
가) TX IP 개요
(TX Phase Array)
전체 TX 시스템의 형상은 2x2의 칩을 4x4로 배열하여 총 8x8 위상 배열을 갖는 구조다. 외부 FMCW(Frequency Modulated Continuous Wave)신호 발생기 칩의 FMCW 신호를 위 그림의 LO 포트에 인가하 고 2단의 증폭기를 이용 하여 각 칩의 TX 입력포트에 손실을 최소화 하며 신호를 전달한다. TX 칩의 주 요 기능은 입력된 FMCW 신호를 외부 제어신호의 제어 값에 따라 위상을 제어하는 것과 위상 변환된 신 호를 DA(Driver Amplifier)를 통하여 외부 PA(Power Amplifier)를 구동하는 것이다. PA에 의해 증폭된 FMCW 신호는 8x8 패치 위상배열 안테나로 전달되어 대기 중으로 방사한다.
나) 위상천이기 설계
TX 칩은 2x2 위상 변환을 위한 위상 변환기와 PA를 구동하기 위한 Driver Amp로 구성된다. 외부에서 입 력되는 FMCW 신호는 중심주파수가 9.6 GHz 이며150MHz의 대역폭을 갖는다. 아래 그림은 2x2 TX 칩의 전 체 구성도 를 보여 준다. 위상 배열기가 4(2x2)개이기 때문에 1개의 입력 신호를 4개로 나눠주는 분배 기가 필요하다. 입력 신호를 4개로 분배하는 과정에서 손실을 보상하기 위해 버퍼단을 중간에 삽입 하 였다. 위상 변환기는 위상 제어신호의 제어값에 해당하는 위상을 변환한다. 각 위상배열기는 0~360도를 변환해야 하는데 4개의 출력 포트를 두어 각각 0~90도를 변환할 수 있도록 하고 4개의 포트중 1개를 선 택하도록 되어 있다. Driver Amp의 출력 신호는 발룬을 통해 차동종단모드의 신호를 단일 종단모드의 신호로 변환 되어 외부의 PA를 구동하게 된다. SPI를 통해 위상 제어 및 이득, 바이어스를 제어한다.
위상 변환기의 전원 전압은 1.2V이며 Driver Amp의 전원 전압은 2.5V를 사용 한다. 위상 변환기에서 사 용 되는 전압제어 발진기의 발진 주파수가 공정 및 온도 변화에 민감하게 변하기 때문에 FLL(Frequency Locked Loop)를 이용하여 보상 하도록 하였다.
(위상 천이기 2X2 배열 구조도)
(위상 천이기 위상 변화 모의실험)
위 그림은 위상 제어 신호에 따라 위상 변화를 보여 준다. 위쪽 그림은 시간 축 상 에서 신호를 아래는 입력 전류에 따른 위상 변화를 도시하였다. 위상 값이 가능 한 미세하게 제어 할 수 있도록 가변 되는 전류 크기는 2uA로 하였다.
(150MHz BW FMCW 입력에 대한 출력 응답 Spectrogram)
위 그림은 9.6GHz 중심 주파수의 150MHz 대역폭을 갖는 FMCW의 입력 신호를 인가 했을 때 TX 위상 천이
의실험 시간을 단축하기 위해 10us동안 150MHz 주파수를 sweep하였다.
위 표는 위상 천이기의 설계 결과를 요약한 표이다. 전류 소비의 경우 DA를 구동 하는 버퍼에서 전류 소모가 많이 소모 되었다.
다) Drive Amplifier 설계
최적화된 Drive Amplifier의 구조를 적용하여 최종 출력은 15 dBm 이상으로 설계하였으며, 주파수 범위 9.4 ~ 9.8 GHz에서 균일한 출력을 얻도록 최적화 하였다. Drive amplifier의 구조는 Gain 및 출력 을 확보하기 위해 2-stage 전력증폭기 구조이며, 동작전원 및 항복전압(Breakdown Voltage)을 고려하여 증폭소자(Transistor)를 다중으로 쌓아 올린 Cascode 구조 (2단) 및 differential 구조를 적용하였다.
따라서 voltage combining 및 output matching을 위한 transformer를 최적화 하여 적용하였다. (그림 1)은 최적화된 전력증폭기의 블록도를 나타낸 것이다.
아래 그림에서 점선으로 둘러진 입력 부분의 transformer (input balun) 는 differential 구조의 전 력증폭기 설계시 사용되는 부분으로 최종 Tx 칩의 layout에서는 제외 된다. 그림에서와 같이 differential 구조의 전력증폭기의 inter-stage와 출력 파워 단의 임피던스 매칭을 위해 transformer 를 사용하였다.
(Schematic of 2-stage CMOS Drive Amplifier for Tx)
본 연구에서 핵심 부분인 FMCW 레이더 시스템에서 수신단의 레이더 신호 감지를 보다 원활하게 하고 거리 및 이동 물체의 크기에 따라 송신 레이더 신호의 크기를 달리 하기 위하여 최종 출력 단 전의 Tx
본 연구에서 핵심 부분인 FMCW 레이더 시스템에서 수신단의 레이더 신호 감지를 보다 원활하게 하고 거리 및 이동 물체의 크기에 따라 송신 레이더 신호의 크기를 달리 하기 위하여 최종 출력 단 전의 Tx