경로 상에 브랜치를 가지고 있는 경우에 대한 전달지연

• [그림 7-18]과 같은 경우에는 F=2GH 가 된다.

• 경로 브랜칭 노력을 고려한 경우에 대한 식은 다음과 같다.

G = 1

H = 90/5 = 18 GH = 18

h₁ = (15+15)/5 = 6 h₂ = 90/15 = 6

F =g₁ㆍg₂ㆍh₁ㆍh₂ = 36 = 2GH

Section 02

논리적 노력 방법에 의한 전달지연 예측

• 브랜칭 노력을 고려하게 되면, 식 (7.23), (7.24) ,(7.25) 가 되고

(7.23) (7.24) (7.25)

• 경로 노력은 식 (7.26)이 된다.

• 경로 노력 지연(7.27), 경로 기생 지연(7.28), 경로 지연(7.29)

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• 경로 지연이 최소가 되는 경우는 각 스테이지가 같은 노력을 가질 때이다.

따라서 N 스테이지 경로의 최소 지연은 다음과 같다.

Section 02

논리적 노력 방법에 의한 전달지연 예측

2.7 N개의 스테이지를 갖는 경로의 전달지연 .

논리적 노력 전기적 노력 브랜칭 노력 경로 노력

최선의 스테이지 노력 기생 지연

지연

Section 02

논리적 노력 방법에 의한 전달지연 예측

• 최소 경로 지연을 갖기 위한 게이트의 폭

• 각 게이트의 드레인 정전용량을 찾기 위해서 주어진 구동 부하를 이용하여 뒤에서부터 역방향 순으로 정전용량 변환을 적용, [그림 7-20]의 A에서부터 B까지의 최소 지연을 위한 게이트 크기 x와 y를 구하면 다음과 같다.

y = 45 X (5/3)/5 = 15 x = (15X2)X(5/3)/5 = 10

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Section 03 정적 타이밍 검증

 타이밍 검증 방법

• 정적방법 : 입력 벡터를 사용하지 않고(즉, 입력 값의 변화에 무관하게)

주요경로를 찾아 지연을 구하는 방법. 정적 타이밍 검증에 대한 CAD 툴은 Primetime이 있다.

• 동적방법 : 입력 벡터를 사용하여 회로 수준 시뮬레이션을 통해 실제 지연을 조금 더 정확하게 구하는 방법. 실제 회로 시뮬레이터를 사용하면 시간이 오래 걸린다. 따라서 대략적인 지연을 빠른 시간에 구하는 정적방법을 이용하여 주요경로 지연을 찾아낼 수 있다.

• 주요지연 : 배치 배선시 타이밍 최적화 과정에서 사용됨. 배치 배선 시 레이아웃으로부터 지연을 추출하여 정적 타이밍 검증을 수행한 후 원하는

성능을 얻지 못하였을 경우에 반복적으로 배치 배선을 수정하여 성능을 최적화 하게 된다.

Section 03 정적 타이밍 검증

• 정적 타이밍 검증은 모든 플리플롭 사이의 조합회로 내에서 여러 가지 경로(그림의 화살표) 중 가장 긴 시간을 주요지연으로 계산한다.

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Section 03 정적 타이밍 검증

• 경로 P₁은 AND 게이트(지연:1)와 OR 게이트(지연:1)를 거치므로 최종 출력에서의 지연은 2가 되고, 경로 P₂는 OR 게이트(지연:2), AND

게이트(지연:1), OR 게이트(지연:1)를 거치므로 출력에서의 지연은 4가 되며, 경로 P₃인 경우는 OR 게이트(지연:2), INV 게이트(지연: 3), OR 게이트(지연:1)를 거치므로 출력에서의 지연은 6이 된다.

• 여기서 P₃가 가장 긴 지연을 갖기 때문에 주요 경로가 된다.

Section 03 정적 타이밍 검증

 주요지연을 찾는 알고리즘

• 첫 번째 단계 : 주 입력에 지연을 0으로 초기화시키고 회로를 레벨로 나눈다.

[그림 7-23]에서와 같이 게이트 ABCD는 레벨 1, E는 레벨 2, F는 레벨 3 이 된다. 이렇게 레벨로 나누어 각 노드에게 레벨을 할당하는 것을 토폴로지컬 소팅이라고 한다.

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Section 03 정적 타이밍 검증

 주요지연을 찾는 알고리즘

• 두 번째 단계 : 각 출력 노드에서 입력의 도착 시간을 그 게이트의 지연을 더해서 출력의 도착 시간을 구한다.

Section 03 정적 타이밍 검증

 주요지연을 찾는 알고리즘

• 세 번째 단계 : 주 출력에서 시작하여 회로의 입력 쪽으로 반대방향으로 역추적하면서 최장 길이의 주요경로를 구한다. (주요 경로는 옅은 선 표시)

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• 무효경로 : 출력에 영향을 주지 않은 신호를 입력으로 하는 경로. 출력 g가 입력 신호 a와 관계 없이 d에 의해서 결정되기 때문이다. ([그림 7-26]의 a-d-f-g

경로가 무효경로에 해당)

• 출력 y와 주 입력 x에 대한 불리언 차이는 로

정의된다. 여기서 는 함수 y에 주 입력인 x=1을 대입하는 것을 의미.

. 이 되는 조건은 x의 값이 y의 값에 영향을 미치는 것을 의미.

• [그림 7-26]의 예를 통해 에서 주입력 a값의 변화가 출력에 미치는 영향을 알아보면 이 되어 입력 a는 출력에 영향을 주지 않는다는 것을 알 수 있다. 따라서 a에서 시작된 경로는 모두 무효경로다.

Section 03 정적 타이밍 검증

 무효경로